Устройство для передачи информации

 

УСТРОЙСТВО ДЛЯ ПЕРЕДАЧИ ИНФОРМАЦИИ , содержащее коммутатор, информационные входы которого соединены с входами устройства, выход коммутатора соединен с информационным входом ключевого элемента и первым входом блока сравнения, ЕЫХОД ключевого элемента соединен с входом записи оперативного запоминающего блока и через буферный запоминающий блок с выходом устройства, выход оперативного запоминаняцего блока подключен к второму входу блока сравнения, блок синхронизации , первый выход которого под ключен к адресным входам оперативного запоминающего блока и коммутатора, второй выход блока синхронивации подключен к первому входу триггера, первый выход которого подключен к третьему входу блока сравнения, второй выход триггера подключен к управляющим входам ключевого элемента и оперативного запоминающего блока, о тличающееся тем, что, с целью повышения помехоустойчивости, в устройство введены задатчик коэффициентов , пороговый элемент и сумматор по модулю два, первый вход ко- Q торого соединен с выходом блока срав-Sg нения, второй вход сумматора по мо (Л дулю два соединен с выходом задатчика коэффициентов, выход сумматора по модулю два через пороговый элемент соединен с вторым входом триггера . В

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (19) (И) З(51) G 08 С 19 28

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMY СВИДЕТЕЛЬСТВУ е

ИМБО., ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3513579/18-24 (22 ) 23.11. 82 (46 ) 15. 03. 84. Бкл. Р 10 (72 ) В. С. Марков (53) 621. 398 (088 ° 8 ) (56 )1. Малцв В. С. Телеизмерение. М., ° 1975, с. 238-241.

2. Авторское свидетельство СССР

М 684592, кл. (08 С 19/28,05.09.79 (прототип). (54)(57) УСТРОЙСТВО ДЛЯ ПЕРЕДАЧИ ИНФОРМАЦИИ, содержащее коммутатор, информационные входы которого соединены с входами устройства, выход коммутатора соединен с информационным входом ключевого элемента и первым входом блока сравнения, выход ключевого элемента соединен с входом записи оперативного запоминающего блока и через буферный запоминающий блок с выходом устройства, выход оперативного запоминающего блока подключен к второму входу блока сравнения, блок синхронизации, первый выход которого под" ключен к адресным входам оперативного запоминакщего блока и коммутатора, второй выход блока синхронизации „подключен к первому входу триггера, первый выход которого подключен к третьему входу блока сравнения, второй выход триггера подключен к управляющим входам ключевого элемента и оперативного запоминающего блока, о тл и ч а ю щ е е с я тем, что, с целью повышения помехоустойчивости, в устройство введены задатчик коэффициентов, пороговый элемент и сумматор по модулю два, первый вход которого соединен с выходом блока срав-Ж нения, второй вход сумматора по мо- дулю два соединен с выходом задатчи- фф ка коэффициентов, выход сумматора по модулю два через пороговый элемент соединен с вторым входом триггера.

10801 81

Изобретение Относится к автоматике и вычислительной технике и может !айти применение в передаюцих устройствах с уплотнением информации.

Известны передающие кодоимпульсHLIc- устройства, содержащие коммутатор, входы ксторого соединены с входными клеммами устройства, блок синхронизации, запоминаний блок (1) .

Недостатками устройства являются большая избыточность информации, выводимой в канал связи, и низкая помехоустойчивость.

Наиболее близким по технической сущности к изобретению является устройство для передачи информации, содержащее коммутатор, входы которого соединены с входными клеммами устройства, первый выход блока синхронизапип подключен к адресным входам

Оперативного запоминающего блока и коммутатора, выход которого соединен с входом ключевого элемента и первым входом ре!!!акШегo блока, выход ключевого элемента соединен с входом записи Оперативного запоминащего блока и через буферный запоминающий блок с выходом устройства, выход оперативного запо и!па!ащего блока подключен к второ! !у входу решающего блока, упг-. равляюший триггер, входы которого со- 0 единены с вторым выходом блока синхронизации и выходом решающего блока, третий вход решаюшегo блока подключен к первому выходу управляющего триггера, второй выход которого соединeH с управляющими входами оперативногс запоми на;.-.щего блока и ключевогo элемента (2) .

Однако это устройство имеет низкую помехозащищенность.

Целью изобретения является повышение помехоустойчивости.

Поставленная цель достигается темр что в устройство для перецачи инфорМс.II!iH сОдяржащее ко!жутатОр инфОрмационные входьi которого соединены с B,oäà":M устройства, выход коммутатОра сОединен с информационным ВХОдом к!!ючевого элемента и первым входом блока срав !ения, выход ключевого элемента соединен с входом записи операти вн огo 3 апомин ающего блока и через буфе рнь!й з апомин ающий бло к с выходом устройства, выход оперативного запомина!сщего блока подключен к второму входу блока сравнения, 55 блок синхрони з ации, первый выход которого подключен к адресным входам запоминающего блока и коммутатора, второй выход блока синхронизации подключен к первому входу триг-60 гера, и ер вый выход кот орого подключен к третьему входу блока сравнения, второй выход триггера подклк чен к управляющим входам ключевого элемента и оперативного запомина!ощего блока, введены задатчик коэффициентов, пороговый элемент и сумматор по модулю два первый вход которого соединен с вйходом блока сравнения, второй вход сумматора по модулю два соединен с выходом задатчика коэффициентов, выход сумматора по модулю два через пороговый элемент соединен с вторым входом триггера.

На чертеже изображена схема устройства.

Устфойство содержит коммутатор 1 оперативный запоминаюший блок 2, блок 3 сравнения, блок 4 синхронизации, сумматор 5 по модулю 2, пороговый элемент 6, задатчик 7 постоянных коэффициентов, управляющий триггер 8, ключевой элемент 9, буферный запоминакций блок 10.

Устройство работает следукщим образом.

Работа устройства осуществляется циклически. В начале каждого цикла сигналом с выхода блока 4 синхрбнизации производится установка триггера 8 в состояние, при котором на одном из его выходов возникает сигнал, запираюший ключевой элемент 9 и запрещаюший работу оперативного запоминающего блока 2 в режиме записи. Далее сигналами с выхода блока 4 синхронизации, поступающими на вход коммутатора 1, осуществляется последовательное подключение сигналов, снимаемых с входных клемм 11 устройства, к первому входу блока 3 сравнения, и синхронно с этим из оперативного запоминаюшего блока 2 выводятся значения сигналов„ поступивших в устройство по тем же входным клеммам в предыдущих циклах, которые далее поступают на второй вход блока 3 сравнения.

В. блоке 3 сравнения производится сравнение одноименных разрядов, поступивших в него по обоим входам кодов..В блоке 5 суммирования с определенными весами, задаваемыми задатчиком 7 постоянных коэффициентов (например; с весом, равным единице), Осуществляется суммирование чисел по модулю два, соответствующих выявленным ° фактам несовпадений в разрядах сравниваемых кодовых комбинаций. Результат сравнения поступает на пороговый элемент и сравнивается с заданным порогом, При превышении установленного порога очередное значение кода считается сушественным. При этом с выхода порогового элемента сигнал устанавливает управляющий триггер 8 в состояние, в котором на одном его выходе возникает сигнал, отпирающий ключевой элемент 9 и включаю!щей режим записи оперативного запоминающего бло1080181 ка 2, а на другом —. сигнал, запре= щающий далее работу блока 3 сравнения. Начиная с этого момента все коды, поступающие через коммутатор 1, вводятся через открытый ключевой элемент 9 .в буферный запоминающий блок 10, а также записываются (независимо от того, являются они существенными или нет} в оперативный запоминающий блок 2.

По окончании цикла, в процессе >0 которого осуществляется поочередный опрос всех входных клемм 11, блоком

4 синхронизации вновь формируется сигнал, устанавливающий триггер 8 в исходное состояние, после чего 15 начинается новый цикл работы устройства.

Данные, поступившие в буферный запоминающий блок 10, подвергаются в нем уплотнению и затем выводятся 2р через выход 12 устройства в канал связи»

Вероятность искажения кодовой комбинации, содержащей N разрядов, можно представить, Q виде 25

P 1 (1 P ) где Р— вероятность искажения отдельного разряда кодовой комбинации, N - значность кода.

БНИИПИ Заказ 1363/51

Тираж 569 Подписное

le филиал ППП "Патент", r.Óæãîðîä,óë.Ïðîåêòíàÿ,4

Вероятность искажения кодовой комбинации с учетом обнаружения одиночных ошибок определяется, выражением » „= 1 - (1- Р ) -C„pc (< p,}" где Р— вероятность появления одиг"- ночных ошибок в кодовой комбинации;

Р.-1 — кратность одиночных ошибок; ц — число сочетаний.

Коэффициент, характеризующий повышение помехоустойчивости предлагаемого устройства, реализующего способ поразрядного сравнения при наличии ошибки в любом разряде кодовой комбинации существенного отсчета, можно представить в виде отношения

Предлагаемое устройство позволяет повысить помехоустойчивость прототипа без введения избыточной информации, а именно реализовать способ поразрядного сравнения кодов существенных отсчетов.