Последовательное множительное устройство

 

ПОСЛЕДОВАТЕЛЬНОЕ МНОЖИТЕЛЬ НОЕ УСТРОЙСТВО, содержащее первый и второй регистры сомножителей, группу элементов И, первую группу из m одноразрядных сумматоров, ;первый и второй элементы И, первый и второй одноразрядные сумматоры, первый, второй и третий триггеры,;} причем разрядные выходы первого и второго регистров сомножителей соединены соответственно с первыми и вторыми входами элементов И группы, выходы которых соединены соответственно с первыми и вторьми входами сумматоров первой группы, о т ли чающееся тем, что, с целью повышения быстродействия устройства за счет уменьшения времени длительности такта, в него введены первый и второй т-разрядные буферные регистры, вторая группа иэ m+l одноразрядных су влаторов , первая и вторая группы изгп+1 элементов памяти, первый, второй и третий (т-V)-канальные селекторы, четвертый и пятый триггеры, элемент И-ИЛИ и блок управления, содержащий генератор тактовых импульсов , регистр, первый и втордй элементы ИЛИ, (т-О-канальный селектор, дешифратор, первый и второй Ь -триггеры , Э -триггер, причем выход генератора тактовых импульсов соедданен с тактовыми входами регистра, первого и второго 1 -триггеров, . di -триггера и является тактовьам выходом блока управления,т-ь входы (т-к.) -канального селектора соединены соответственно с выходами (m-l)-()T разрядов регистра и являются выходами блока управления , первый вход первого элемента ИЛИ соединен с входом внешней синхронизации блока управления, а выход первого элемента ИЛИ соединен с входом установки в единицу первого D-триггера и является первым выходом синхронизации блока управления, выход первого D-триггера соединен с входами установки в единицу второго В-триггера, Э -триггера и явля§ ется вторым выходом синхронизации блока управления, входы установки в ноль первого и второгоТ)-триггеров и вход сброса 3 -триггера объединены и соединены с установочньм входом блока управления,..первый вход второго элемента ИЛИ соединен „. с выходом первого Т5-триггера, второй вход второго элемента ИЛИ соединен с инверсным выходом 3(-триггера, Q Л 1 который является третьим выходом синхронизации блока управлеиия, а выход второго элемента ИЛИ соединен с входом установки в ноль СП регистра, вход установки в ноль ЗК.-триггера является входом запуска блока управления, а его прямой выход - установочньм выходом блока управления, выход второгоD-триггера является выходом индикации окончания операции блока управлеиия, I О9г (-)1 входы дешифратора являются входами кода разрядности блока управления, выходы дешифратора соединены с управляющими входами (т-к.)-канального,селектора и являются выходами блока управления, причем первые и вторые выходы сумматоров первой группы соединены соответственно с первыми и вторыми входгикщ сумматоров второй группы.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (ll) 3(5D G 06 F 7 52

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСИОМУ СВИДЕТЕЛЬСТВУ

1

1 Ф Д (21) 3368102/18-24 .(22) 23.12.81 (46) 15.01.84. Бюл. У 2 (72) А.IO.Ãëàçà÷åâ (53) 681.325(088.8) (56) 1. Карцев М.A. Арифметика цифровых машин. М., Наука, 1969, с. 458-459, рис. 4-14 °

2. Авторское свидетельство СССР

9 769541, кл. G 06 F 7/52, 1980 (прототип). (54)(57) ПОСЛЕДОВАТЕЛЬНОЕ МНОЖИТЕЛЬ

НОЕ УСТРОЙСТВО, содержащее первый и второй регистры сомножителей, группу элементов И, первую группу из rn одноразрядных сумматоров, .первый и второй элементы И, первый н второй одноразрядные сумматоры, первый, второй и третий триггеры, причем разрядные выходы первого и второго регистров сомножителей соединены соответственно с первыми и вторыми входами элементов И группы, выходы которых соединены соответственно с первыми и вторыми входами сумматоров первой групкы, о т л.и ч а ю щ е е с я тем,. что, с целью повьаюения быстродействия устройства за счет уменьшения времени длительности такта, в него введены первый и второй m-разрядные буферные регистры, вторая группа из m+1 одноразрядных суьелато- 1 ров, первая и вторая группы изт+1 элементов памяти, первый, второй и третий (x-ê)-канальные селекторы, четвертый и пятый триггеры, эле» мент И-ИЛИ и блок управления, содержащий генератор тактовых импульсов, регистр, первый и вторей элементы ИЛИ, (m-К)-канальный селектор, дешифратор, первый и второйЪ -триггеры, 1 - -триггер, причем выход re ера ора тактовых импульсов соединен с тактовыми входами регистра, первого и второго Ъ -триггеров, .

З-триггера и является тактовым выходом блока управления,а-к входы (rn-K.)-канального селектора соединены соответственно с выходами

f(rn-1)- (к-1Ц разрядов регистра и являются выходами блока управления, первый вход первого элемента ЙЛИ соединен с входом внешней синхронизации блока управления, а выход первого элемента ИЛИ соединен с входом установки в единицу первого

D-триггера и является первым выходом синхронизации блока управления, выход первого D --триггера соединен с входами установки в единицу второго

Э -триггера, Ж -триггера и является вторым выходом синхронизацизв Я блока управления, входы установки в ноль первого и второго Ъ -триггеров и вход сброса 3К-триггера объединены и соединены с установочным входом блока управления, первый вход второго элемента ИЛИ соедйнен, Я с выходом первого -триггвра, второй вход второго элемента ИЛИ соединен с инверсным выходом )К -триггера, который является третьим выходом синхронизации блока управления, а выход второго элемента ИЛИ соединен с входом установки в ноль регистра, вход установки в ноль

ЭК-триггера является входом запуска блока управления, à его прямой выход - установочньж выходом блока управления, выход второго и-триггера является выходом индикации окончания операции блока управления, l Ьщ (m-"ê)j входы дешифратора являются входами кода разрядности блока управления, выходы дешифратора соединены с управляющими входами (m-к)-канального. селектора и являются выходами блока управления, . причем первые и вторые выходы сумматоров первой группы соединены соответственно с первыми и вторыми входами сумматоров второй группы, 1067500

I первые выходы которых соединены соответственно с входами элементов памяти первой группы, вторые выходы сумматоров второй группы соединены соответственно с входами элементов памяти второй группы, первые выходы 3-тл сумматоров второй группы соединены соответственно с входами 1-(Р1-1)1 разрядов первого празрядного буферного регистра, вход

rn-ro разряда которого соединен с выходом rn-го элемента памяти первой группы, вторые выходы 4-а сумматоров второй группы соединены соответственно с входами tl-(а-2Ц разрядов a opororn-разрядного буферного регистра, входы в-1 и щ-го разрядов которого соединены с,шиной нулевого потенциала, выходы 1-(а-l)3 -го элементов памяти первой группы соединены соответственно с третьими входами (3-tn)-го сумматоров второй группы, третьи входы первого.и второго сумматоров которой соединены с шиной нулевого потенциала, выходы элементов памяти второй группы соединены соответственно с третьими входами сумматоров первой группы, выходы 1(m+1) — (к+1 Ц элементов памяти первой группы соединены соответственно с уп-к входами первого бп-к)канального селектора устройства, выходы m-К разрядов первого буферного регистра-соединены соответственно с

rn-к входами второго (x-ê)-канального селектора устройства, выход которого соединен с первым входом первого одноразрядного сумматора, выходы tn-к разрядов второго буферного регистра соединены соответственно с м-к входами третьего (m-K,)канального селектора устройства, выход которого соединен с вторым входом первого одноразрядного сумматора, выходы первого; второго и третьего триггеров соединены соответственно с первым, вторым и тре-, тьим входами второго одноразрядного сумматора, первый выход которого соединен с третьим входом первого одноразрядного сумматора, а второй

Изобретение относится к области вычислительной техники и предназна-, чено для умножения чисел, поступающих синхронно в дополнительном коде младшими разрядами вперед.

Известно устоойство для умножения.п -разрядных чисел, поступающих в дополнительном коде младшими раэвыход соединен с первым входом элемента И-ИЛИ, второй и третий входы элемента И-ИЛИ объединены и соединены с входами разрешения записи первого и второго буферных регистров, тактовыми входами четвертого н пятого триггеров, первым входом первого элемента И и с вторым выходом синхронизации блока управ ления, четвертый вход элемента И-ИЛИ соединен с выходом (пъ-к)-канального селектора устройства, пятый вход элемента И-ИЛИ соединен с выходом четвертого триггера и его первым установочным входом, шестой вход элемента И-ИЛИ соединен с первым входом второго элемента И и с выходом индикации окончания операции блока управления, выход пятого триггера соединен с его первым установочным входом и с вторым входом второго элемента И, выход которого соединен с установочным входом первого триггера, выход элемента

И-ИЛИ соединен с установочньм входом второго триггера, первый выход первого одноразрядного сумматора соединен с вторым входом первого элемента И, выход которого соединен с установочным входом третьег6 триггера, второй выход первого одноразрядного сумматора является выходом устройства, вторые установочные входы четвертого и пятого триггеров соединены соответственно с выходами первых разрядов первого и второго регистров сомножителей, m-к выходы дешифратора .блока управления соединены соответственно с управлякщими входами первого, второго и третьего (m-к)-канальных селекторов устройства, выходы регистра блока управления соединены соответственно с установочными входами ((к+1) †(x+1) -го разрядов первого и второго регистров сомножителей, первый выход синхронизации блока управления соединен с входами разрешения э аписи первого и второго регистров сомножи телей. рядами вперед, содержащее регистры множимого и множителя, группу элементов И, группу последовательных одноразрядных сумматоров, отдельиые элементы И, ИЛИ l) .

Недостатком данного устройства является пропуск половины рабочих циклов умножения, в течение которых

1067500 выдаются младшие разряды произведения и логарифмическая зависимость длительности такта от разрядности чисел.

Наиболее близким по технической 5 сущности к изобретению является устройство для умножения последовательных и -разрядных двоичных кодов, содержащее и-разрядный распределитель, (п-1)-разрядный сдвиговый регистр, первую и .вторую группу элементов И, группу последовательных одноразрядных сумматоров, первый и второй 9 -триггеры, элемент ИЛИ, элемент задержки, первый последовательный одноразрядный сумматор,, первый элемент И, второй последОва тельный одноразрядный сумматор, (>-1)-разрядный статический регистр, каждый единичный разрядный вход которого соединен с выходом соответствующего элемента И первой группы, а каждый единичный разрядный выход подключен к первому входу соответствующего элемента И второй группы, информационный вход (n-1)разрядного сдвигового регистра соединен с шиной множимого и вторым входом первого элемента И второй группы, единичный выход -го разряда сдвигового регистра подключен 30 к второму входу (+1)-го элемента И второй группы (i 1,2...,п-1), выход (i +1)-ro элемента И второй группы соединен с первым входом -го последовательного одноразрядного сумма- 35 тора . группы, единичный вход i =го рааряда и -разрядного распределителя подключен к первому входу (+1)-го элемента И первой группы, причем пеРвый .вход первого 40 элемента И первой группы и вход оаспределителя соединены с выходом элемента ИЛИ, один из входов которого подключен к шине управления, а другой вход подсоединен к элементу задержки, выход которого связан с единичным выходом

<-го разряда распределителя, вторые входы элементов И первой группы подключены к шине множителя, а входы синхронизации первого и второго Э -триггеров соединены с единичным выходом (и-1)-го разряда распределителя, причем информационный вход первого ЧЪс-триггера подключен к шине множимого, а информационный вход второго Тй.-триггера соединен с шиной множителя, единичный выход (п-1) -го разряда распределителя под-, ключен к первому входу первого последовательного одноразрядного сум- 60 матора, второй вход которого подключен к нулевому выходу последне,го разряда сдвигового регистра, а выход соединен с первым входом первого элемента И, второй вход кото- 65 рого подключен к единичному выходу второго Ъ -триггера, а выход соеди;нен с первым входом второго последовательного одноразрядного сувачатора, третью группу элементов И, группу элементов НЕ, три .дополнительных последовательных одноразрядных сумматора, три дополнительных элементи И и один дополнительный элемент HK

М-триггер и И-разрядный элемент задержки, нулевой вход i --го разряда статического регистра соединен с единичным выходом (i-3) -го разряда распределителя, причем нулевой вход первого разряда статического регистра подключен к единичному выходу (и-1)-го разряда распределителя, нулевой выход второго разряда статического регистра соединен с единичным выходом и --го разряда.рас- пределителя, а нулевой вход третьего разряда статического регистра подключен к выходу элемента ИЛИ, шина множителя через последовательно соединенные и -разрядный элемент задержки и дополнительный элемент

НЕ связана с первым входом первость. дополнительного последовательного сумматора, второй вход которого подключен к единичному выходу (R-1)-го разряда распределителя, а выход подключен к первому входу первого дополнительного элемента И, второй вход которого подсоединен к единичному выходу первого Ъ -триггера, а его выход соединен с первым входом второго дополнительного последовательного одноразрядного сумматора, второй вход которого подключен к выходу второго последовательного одноразрядного сумматора, а выход соединен с первьм входом третьего дополнительного одноразрядного сумматора, второй вход которого подключен к выходу второго дополнительного элемента И, а выход соединен с первым входом третьего дополнительного элемента И, второй вход которого подключен к единичному выходу M-триггера, а выход соединен с шиной произведения, причем нулевой и единичный входы ЯЗ -триггера соединены соответственно с единичными выходами (я-2)-го и (и-1)- ro разрядов распределителя, входы второго дополнительного элемента И подключены к единичным выходам щтриггеров и к единичному выходу (и-3)«го разряда распределителя, первый вход -ro элемента И третьей группы подсоединен к входу соответствующего элемента НЕ группыу. выход .которого соединен с единичным выходом (i-1)-го разряда распределителя, а другой вход подключен к выходу (i-1)-го последовательного одноразрядного сумматора группы, а выход соединен с вторым входом

1067500

i;ro последовательного одноразрядного сумматора группы, причем первый вход первого элемента И третьей группы через соответствующий элемент НЕ группы соединен с выходом элемента ИЛИ, другой вход подключен к выходу первого элемента И второй группы, а выход соединен с вторым входом первого последовательного одноразрядного сумматора группы, выход последнего элемента И третьей группы подключен к второму входу второго последовательного одноразрядного сумматора, причем нулевые входы З -триггеров соединены с единичным выходом (n-2)-го разряда. распределителя (21.

Недостатками этого устройства являются большая длительность такта, соответствующая максимальному времени пробега сигнала по последователь- 29 ной суммирующей цепи, и зависимость длительности такта от разрядности сомножителей.

Цель изобретения — повышение

25 быстродействия устройства.

Поставленная цель достигается тем, что в последовательное множительное устройство, содержащее первый и второй регистры сомножителей, группу элементов И, первую группу из о одноразрядных сумматоров, первый и второй элементы И, первый и второй одноразрядные сумматоры, первый, второй и третий триггеры, причем разрядные выходы первого и второго З5 регистров сомножителей соединены соответственно с первыми и вторыми входами элементов И группы, выходы которых соединены соответственно с первыми и вторыми входами суммато- 40 ров первой группы, введены первый и второй m-разрядные буферные регистры, вторая группа из m+1 одноразрядных сумматоров, первая и вторая группы из +1 элементов па- 45 мяти, первый, второй и третий(-к)— канальные селекторы, четвертый и пятый триггеры, элемент И-ИЛИ и блок управления, содержащий генератор тактовых импульсов, регистр, первый и второй элементы ИЛИ, (m-к)-канальный селектор, дешифратор, первый и второй Ъ-триггеры, к-триггер, причем выход генератора тактовых импульсов соединен с тактовыми входами регистра, первого и второго D-триггера,3К-триггера и является тактовым выходом блока yn" равления, M К входы (а-v.)-канального селектора соединены соответственно с выходами 5(e-1) - (к-1)) разрядов 60 регистра и являются выходами блока управления, первый вход первого элемента ИЛИ соединен с входом внешнеф синхронизации блока управления, а выход первого элемента ИЛИ саедиЙен с у входом установки в единицу первого

D-триггера и является первым выходом синхронизации блока управления, выход первого в-триггера соединен с входами установки в единицу второго

Э-триггера, 3k. -триггера и является вторым выходом синхронизации блока управления, входы установки в ноль первого и второго D -триггеров и вход сброса 3Ê-триггера объединены и соединены с установочным входом блока управления, первый вход второго элемента ИЛИ соединен с выходом первого Э -триггера, второй вход второго элемента ИЛИ соединен с инверсным выходом 1К -триггера, который является третьим выходом синхронизации блока управления, а выход второго элемента ИЛИ соединен с входом установки в ноль регистра, вход установки в ноль -" -триггера является входом запуска блока управления,.а его прямой выход — установочным выходом блока управления, выход второго D -триггера является выходом индикации окончания операции блока управления,) од, (m-к)) входы дешифратора являются входами кода разрядности блока управления, управляющие входы (m-к)-канального селектора являются выходами блока управления, причем первые и вторые выходы сумматоров первой группы соединены соответственно с первыми и вторыми входами сумматоров второй группы, первые выходы которых сое-. динены соответственно с входами элементов памяти первой группы, вторые выходы сумматоров второй группы соединены соответственно с входами элементов памяти второй группы, первые выходы 3-m сумматоров второй груипы соединены соответственно с входами Ll-(m-1)1 разрядов первого п-разрядного буферного регистра, вход и-го разряда которого соединен с выходом m-ro элемента памяти первой группы, вторые выходы 4-а сумма» торов второй группы соединены соответственно с входами fl (m-2)) pcl3 рядов второго й-разрядного буферного регистра, входы щ-1 и rn-го разрядов которого соединены с шиной нулевого потенциала, выходы t.i-(m-i)lro элементов памяти первой группы соединены соответственно с третьими входами (3-m)-ro сумматоров второй группы, третьи входы первого и второго сумматоров которой соединены с шиной нулевого потенциала. выходы элементов памяти второй группы соединены соответственно с третьими входами сумматоров первой группы, Выходы i(m+1)-(к+1)) элементов памяти первой группы соединены соответственно с m-K входами первого (m-к)-канального селектора устрой1067 500

5 устройство содержит первый и второй регистры 1,2 сомножителей, группу элементов И 3, первую и вторую группы одноразрядных сумматоров 4,5, первую и вторую группы элементов

6,7 памяти, первый и второй буферные регистры 8,9, первый, второй и третий (ttt-«)-канальные селекторы

10-12, первый и второй одноразрядные сумматоры 13,14, {первый-пятый триггеры 15-19, первый и второй элементы

И 20,21, элементы И-ИЛИ 22 и блок 23 управления, причем разрядные выходы первого и второго регистров 1,2 сомножителей соединены соответственно с первыми и вторыми входами элементов И 3 группы, первые и вторые выходы сумматоров 4 первой группы соединены соответственно с первыми и вторыми входами сумматоров 5 второй группы, первые выходы -которых соединены соответственно с входами . e, элементов б памяти первой группы, . вторые выходи сумматоров 5 второй группы соединены соответственно С входами элементов 7 памяти второй

3О группы, первые выходы 3-е сумматоров 5 второй группы соединены соответственно с входами П-(ш-1)1 разря" дов первого буферного регистра 8, вход ttt-ro разряда которого соеди35 нен с выходом п -го элемента 6 памяти первой группы, вторые выходы

4-п сумматоров 5 второй группы соединены соответственно с входами

С1- (m-2Ц разрядов второго буферного

4() регистра 9, входи ш-1 и et-го разрядов которого соединены с шиной нулевого потенциала, выходы 1-(ttt-1)1го элементов б .памяти первой группы соединены соответственно с третьими входами 3-tYlсумматоров 5 второй группы, третьи входы первого и второго сумматоров которой соединены .с шиной нулевого потенциала, выходы элементов 7 памяти второй группы

5О соединены соответственно с третьими входами сумматоров .4 первой группы, . выходы Да+1) - («+19 элементов 7 памяти второй группы соединены соответственно с т-к входами первого (tòt-«)-.канального селектора 10, выходы m, †.« разрядов первого буферного рвгистра 8 соединены соответственно с m-к входами второго (ttt-«)-канального селектора 11, выход которого соединен с первым входои первого одN норазрядного сумматора 13, выходи

ttt-к разрядов второго буферного регистра 9 соединены соответственно ,с itt-Ê входами третьего (ttt-,«)-каиальч ного селектора 12, выход которого соединен с вторым входом первого од« бтва, выходы m-к разрядов первого буферного регистра соединены соответственно с m-к входами второго (ttt-к)-канального селектора устройства, выход которого соединен с -первым входом первого одноразрядного сумматора, выходы m-v разрядов второго буферного регистра соединены соответственно с в-« входами третьего (m-к)-канального селектора устройства, выход которого соединен с вторым входом первого одноразрядного сумматора, выходи первого, второго и третьего триг.геров соединены соответственно с первым, вторым и третьим входами первого одноразрядного сумматора, первый выход которого соединен с третьим входом первого одноразрядного сумматора, а второй выход сое- динен с первым входом элемента И-ИЛИ, второй и третий входы элемента И-ИЛИ объединены и соединены с входами разрешения записи первого и второго буферных регистров, тактовыми входами четвертого и пятого тригге. ров, первым входом первого элемен.та Й и с вторым выходом синхронизации блока управления,.четвертый вход элемента И-ИЛИ соединен с выходом (ttt-«)-.канального селектора устройства, пятый .вход элеМента И-ИЛИ соединен с выходом четвертого триггера и с его первым установочным входом, шестой вход элемента И-ИЛИ соединен с первым входом второго элемента И и с выходом индикации окончания опе" рации блока управления, выход пятога триггера соединен с его первым установочным входом и с вторым входом второго элемента И, выход которого соединен с установочным входом первого триггера, выход элемента

И-ИЛИ.соединен с установочным входом второго триггера., первый выход первого одноразрядного сумматора соединен с вторим входом первого элемента И, выход которого соединен с установочным входом третьего тригге.ра, второй выход первого одноразряд» ного сумматора является выходом устройства, вторые установочные входы четвертого и пятого триггеров соединены соответственно с выходами первых разрядов первого и второго регистров сомножителей, т-« выходы дешифратора блока управления соеди нены соответственно с управляющими входами первого, второго и третьего (ttt-%.)-канальных селекторов устройства, выходы регистра блока управления соединены соответственно c . установочными входами С(«+1)-(в+1g"-го разрядов первого и второго регистров,.сомножителей, первый выход синхронизации блока управления соединен с входами разрешения записи nepsoro и второго регистров сомножителей.

На фиг.l представлена функциональная схема устройства; на фиг.2— функциональная схема блока управления.

1067500

10 норазрядного сумматора 13, выходы триггеров 15-17 соединены соответственно с входами нторого одноразрядного сумматора 14, первый выход которого соединен с третьим нходом одноразрядного сумматора 13, а второй выход соединен с перным входом элемента И-ИЛИ 22, второй и третий входы элемента И-ИЛИ 22 объединены и соединены с входами разрешения записи первого и второго буферных регистров 8,9, тактовыми входами триггеров 18,19, первым входом первого элемента И 20 и с вторым выходом синхронизации блока 23 управления, четвертый вход элемента И-ИЛИ 22 15 соединен с выходом (w-к)-канального селектора 10, пятый вход элемента

И-ИЛИ 22 соединен с выходом четвертого триггера 18 и его первым установочным входом, шестой вход 2() элемента И-ИЛИ 22 соединен с первым входом второго элемента И 21 и с выходом индикации окончания операции блока 23 управления, выход пятого триггера 19 соединен с его первым 25 установочным входом и с вторым входом второго элемента И 21, выход которого соединен с установочным входом первого триггера 15, выход элемента И-ИЛИ 22 соединен с устано- о ночным входом второго триггера 16, первый выход первого одноразрядного сумматора 13 соединен с вторым входом первого элемента И 20, выход которого соединен с установочным входом третьего триггера 17, второй выход перного одноразрядного сумматора 13 является выходом устройства, вторые установочные входы триггеров 18,19 соединены соответственно с выходами первых разрядов первого 4О и второго регистров 1,2 сомножителей, m к выходы дешифратора блока 23 управления соединены соответственно с управляющими входами (ш-t:)-канальных селекторов 10-12, выходы регист- 45 ра блока 23 управления соединены соответственно с установочными входами ((к+1) †(М+1)) -го разрядов первого и второго регистров 1,2 сомножителей, первый выход синхронизации 50 блока 23 управления соединен с входами разрешения записи первого и второго регистров 1,2 сомножителей;

Блок 23 упранления содержит генератор 24 тактовых импульсов, ре- 55 гистр 25, первый элемент ИЛИ 26, (rn-к)-канальный селектор 27, дешифратор 28, первый и второй 2-триггеры 29,30,Ж-триггер 31 и второй элемент ИЛИ 32, причем выход генератора 24 тактовых импульсов соединен с тактовыми входами регистра 25, первого и второго)) -триггерон 29, 30,,) -триггера 31 и является тактовым выходом блока 23 управления, Ф-К входы (гп-K.)-канального селектора 27 соединены соответственно с выходами Ср -1) — (К -1 Ц разрядов регистра 25 и являются выходами блока 23 управления, первый вход первого элемента ИЛЙ 26 соединен с выходом (m-к)-канального селектора

27, второй вход первого элемента

ИЛИ 26 соединен с входом внешней синхронизации блока 23 уйравления, а выход первого элемента ИЛИ 26 соединен с входом установки в единицу первого Ъ-триггера 29 и является первым выходом синхронизации блока 23 управления, выход первого

D-триггера 29 соединен с входами установки в единицу второго 3-триггера 30,3k-триггера 31 и является вторым выходом синхронизации блока 23 управления, входы установки в ноль первого и второго 3-триггеров 29,30, и вход сброса 3g-триггера 31 объединены и соединены с установочным входом блока 23 управления, первый вход второго элемента ИЛИ 32 соединен с выходом первого Э-триггера

29, второй вход второго элемента

ИЛИ 32 соединен с инверсным выходом ЭК-триггера 31, который является третьим выходом синхронизации блока 23 управления, а выход второго элемента ИЛИ 32 соединен с входом установки в ноль регистра 25, вход установки в ноль Ж-триггера

31 является входом запуска блока 23 управления, а его прямой выход— установочным выходом блока 23 управления, выход второго D-триггера

30 является выходом индикации окончания операции 23 управления, входы дешифратора 28 являются входами кода разрядности блока 23 управ,ления, а управляющие входы (Ь-К)-канального селектора 27 соединенные соответственно с выходами дешифратора 28, янляются выходами блока 23 управления.

Устройство работает следующим образом.

В качестве примера возьмем умножение двух шестиразрядных чисел, выраженных в виде правильных дробей в дополнительном коде Х=-10/32, У=30/32. Результат умножения

С=Х ) = -300/1 024- "- 9/32 .

Вес чисел /0/ /-1/ /-2/ /-3/ /-4/ /-5/

Х-10/32 1. 1 0 1 1 0

Y3О/32 О, 1 1 1 1 0

1067500

0 / n/ 0 / 0 /0

/ 7 /

I / /

/ / / /. /

0 / 1 / . . 1 Ij- 0 / 1 /1 0

/ / . / . / (/»

I / /

/ / /

/ /

/

1/ 0 /1 1 0

I, / /

/ /

/ /

/, /

0;, 1 1 0 1 1 0

/ I

/ /

/ /

0 / / 1 0 1 1 0

/ /

I /

/ /

/ «J

/1/ углы

/2/

/3/

/4/

/5/

/6/

0 0

0 0 0 0

I I

0 0

0 0 0 поправка

0 дополнительные единицы поправки

Вес РезУль- /Q/ /-1/ /-2/ /-3/ /-4/ /-5/ /-6/ /-7/ /-8/ /-9/ /-10/ тата

Результат (полный)

-300/1024

1, 1 0

1 0

1 1

0 коррекция

0 0 поразрядной суммы

0 0 переноса—

0 . 0

0 1

Буферные регистры

1 1

0 0

C=-9/32

1 — результат с учетом

1 1 коррекции

Как видно иэ представленной диаграммы умножения, с приходом каждо" го иэ следующих разрядов чисел к

:имеющемуся уже результату добавляется еще два числа, изображенных на диаграмме в виде угла". Эти два числа представляют в общем случае результат логического умножения каждого иэ пришедших в данном такте разрядов одного числа на все пришедшие ранее разряды другого числа, где конъюнкция данных пришедших раэ60 рядов берется только один раз. С последовательным поступлением следующих разрядов чисел образуются новые углы, при таком образовании оба сомножителя используются одновременно как множимые и как MHQ14

13 жители. Пусть до прихода младших разрядов чисел есть два числа, выраженные нулями. После прихода младших разрядов к этим числам добавляется /1/ угол . Образуем иэ них два числа результата, полученные с запоминанием переносов, в виде поразрядных сумм и переносов. После прихода следующих разрядов к двум числам результата первого такта добавляются два числа /2/ угла .

Образуем из этих четырех чисел следующие два числа результата второго такта в виде поразрядных сумм и переносов. С приходом следующих разрядов процесс образования двух 15 чисел результата из четырех исходных повторяется. При образовании двух чисел результата очередного такта сигнал распространяется через данный и следующий эа данным 2() разряды, т.е. через два одноразрядных сумматора. До прихода знаковых разрядов этот процесс повторяется беэ изменения, и Фактом записываются знаковые разряды и об- 25 разуются два числа результата такта. Следующим П+1 тактом к двум числам результата и такта нужно добавить два числа поправки и получить результат +1 такта также в виде двух чисел. Для получения поправки в и+1 такте необходимо определить коньюнкцию" знаковых разрядов каждого из чисел на все ранее пришедшие разряды другого числа, взятые в инверсном значении. Таким образом, для получения результата с учетом поправки в виде двух чисел по и +1 такту нужно произвести ин-, версный сдвиг чисел, в этом случае поправка получится в виде угла у 4О причем, в первых разрядах регистров приема сомножителей нужно запомнить значения знаковых разрядов, а .во вторые разряды записаТь нули. Регистры сомножителей должны .иметь для этого 45

m+1 разряд и требуемун> коммутирующую логику. Процесс умножения с получением двух чисел результата для чисел приведенного примера представлен и рассмотрен в таблице состояний. После о+1 такта образуются два числа, для получения общего результата умножения .нужно сложить . эти два числа вместе со значениями дополнительных единиц поправки и значением старшего разряда младшей части результата (коррекции). Полу-. ченное значение является общим результатом умножения с учетом коррекции, Для этого оба числа результата

v+1 такта переписываются по и+2 такту в буферные регистры 8,9, младшие их разряды подаются на входы дополнительного сумматора 13, а значение коррекции подается на сумматор 14, на выходе устройства получается младший разряд результата. Приемная часть устройства готова к умножению следующих чисел, одновременно с их умножением выдается результат предыдущего цикла.

После первого такта на сумматор 14 подаются дополнительные единицы поправки, затем с каждым тактом происходит вывод результата иэ буферных регистров 8,9. После и-1 такта на выходе появляется значение знакового разряда результата.

Таким образом, при умножении оба сомножителя используются одновремен»

Но как множимые и как множители. Результат умножения формируется в два этапа, сначала одновременно с вводом чисел получают два числа первого этапа, затем из двух чисел первого этапа, единиц поправки и коррекции последовательно получают результат умножения в виде одного числа. Младший разряд результата появляется на выходе в одном такте с подачей младших разрядов следующих чисел.

Цикл умножения состоит иэ и+2 тактов, каждый такт имеет постоянную длительность, не зависящую от разрядности чисел и и равную Т =

=2t<+t где t< - время пробега сигнала через одноразрядный сумматор, время пробега сигнала через элемент И.

Наибольший технико-экономический эффект от применения предлагаемого множительного устройства можно получить при его реализации в виде набора интегральных микросхем (с ведущими и ведомыми устройствами), так как высокое быстродействие при непрерывном цикле работы делают его универсальным последовательным умножителем чисел,. записанных в дополнительных кодах,, что, в свою очередь, позволит унифицировать типы последовательных умножителей.

1067500

Состояния

Такт элементов устройства номера разрядов старыей части результата

О 1 2 3 4 5 б 7

1 Элементы 6 памяти 7

".угол"/1/3 0

1.5 сум. пер.

2 Элементы б памяти 7

"угол"/2/3

1 0

3 Элементы б памяти 7

1 0 0

О О

1 О

1 О

"угол"/3/3

25 сум. О О 1 О 0 пер. 1 0 О

4 Элементы 6 памяти 7

0 0 1 0 0

1 О О

"угол" ./4/3

0 О О О

1 1 О

25 сум. 1 0 1 0 1 0 0 пер. 0 0 0 0

0 . 1 0 1 0 0

0 0

1 0

1 0

О 1 0 1 0 0

5 Элементы 6 памяти 7

"угол"/5/3

К5 сум. 1 О О пер.. О О

0 0

1 1

1 О 1

t.5 с ум. 1 О 0 пер. 0 1 1 0 младшей части результата

8 9 10 11 12 13

1067500

18

Продолжение таблицы,.

Номера разрядов

Состояния

Такт элементов устройства старшей части результата младшей части результата

О 1 2 3 4 5 6 7 8 9 10 11 12 13

О 1 О 1 О О

1 О О

О 1 1 О

6 Элементы 6 памяти 7

1 1 1

О О О О

"угол"/6/3

1 О

О О

2 5 сум. О. О О О 1 О 1 О 1 О О пер. О 1 1 О О О

О О О

О 1 - 1 О

7 Элементы 6 памяти 7

О 1 О 1 О 1 О О

О О

О О О 0 О .1

О 0 О О О О О поправка 3

25 сум. О О 1 1 О О О 0 1 О 1 О О пер. О 0 О О О 0 l

Буферные 8 регистры 9

О О

Дополнительные единицы поправки

1 коррекция

1 1 О 1 1 1

Результат

Ъ,Ъ, П р и м е ч а н н е . В таблице единицами и нулями обозначены только те разряды, в которых может появиться значение единицы в данном такте, разряды, в которых в данный момент могут быть только нули, цифрами не обозначены.

Эначения элементов памяти 6,7 даны со сдвигом на два разряда вправо.

i ОГ) 7500