Микроэлектронная вычислительная машина

 

1. МИКРОЭЛЕКТРОННАЯ ВЫЧИСЛИТЕЛЬНАЯ МАШИНА, содержащая процессор , включающий блок дешифрации команд, первьй выход которого подключен к первому входу блока выполнения операций, блок памяти, блок сопряжения с периферийными устройствами , буферный запоминающий узел и блок управления обменом системной магистрали, соединенные двусторонними связями, первьй выход блока управления обменом системной магистрали соединен с управляющим входом буферного запоминающего узла, первые вход и выход которого являются соответственно первыми входом и выходом микроЭВМ , первьй вход и второй выход блока управления обменом системной магистрали являются соответственно вторым входом и вторым выходом машины , первые вход и выход блока сопряжения с периферийными устройствами являются соответственно третьим входом и выходом машины, отличающая с я тем, что, с целью повьшюния коэффициента использования оборудования , в нее введены схема сравнения адреса, арбитр внутренней магистрали , арбитр системной магистрали, а в процессор введены блок управления обменом и буферный запоминающий элемент, соединенные двусторонними связями, и схема сравнения, причем первые вход и выход буферного запоминающего элемента -соединены соответственно с выходом и вторым входом блока выполнения операций, второй вход подключен к первому выходу блока управления обменом, второй выход соединен с первым входом схемы сравнения, первый вход и второй выход блока управления обменом соединены соответственно с первым выходом и с первым входом арбитра внутренней магистрали, второй вход подключен к второму выходу блока дешифрации команд, буферньй запоминающ1 й элемент и блок уп (Л равления обменом соединены двусторонними связями с блоком памяти, блоком с сопряжения с периферийными устройствами , блоком управления обменом систем- S ной магистрали и с буферным запоминающим узлом, вторые вход и выход о o:i арбитра внутренней магистрали соединены соответственно с третьим выходом и вторым входом -блока управления обменом системной магистрали, третий о: вход и четвертый выход которого соеО О5 динены соответственно с первым выходом и с первым входом арбитра системной магистрали, вторые входи вь1ход которого являются соответственно четвертыми входом и выходом машины, третий вход и выход арбитра системной магистрали являются соответственно пятым входом и выходом машины, четвертые вход и выход являются соответственно шестым входом и выходом машины, пятый вход является седьмым входом машины , второй выход буферного запоминающего узла подключен к первому входу

СОЮЗ COBETCHNX

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН

-А

„Я0„„.1О616О6

3(59 06 F 15/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ ь д; g

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ 1ЫЫИЕ, (21) 2814819/18-24 (22) 05.09.79 (46) 30.06.84. Бюл.¹24 (72) В.Л. Дшхунян, Э.Е. Иванов, С.С. Коваленко, П.P. Машевич и 10.Е. Чичерин (53) 681.323(088.8) (56) 1, Патент США -4016546, кл. 340-172.5/ G 06 t= 9/20, 1977.

2. Патент Франции 2334150, кл. 4 06 F 15/00, 1977 (прототип). (54)(57) 1. МИКРОЭЛЕКТРОННАЯ ВЫЧИСЛИТЕЛЬНАЯ МАШИНА, содержащая процессор, включающий блок дешифрации команд, первый выход которого подключен к первому входу блока выполнения операций, блок памяти, блок сопряжения с периферийными устройствами, буферный запоминающий узел и блок управления ббменом системной магистрали, соединенные двусторонними связями, первый выход блока управления обменом системной магистрали соединен с управляющим входом буферного запоминающего узла, первые вход и выход которого являются соответственно первыми входом и выходом микроЭВМ, первый вход и второй выход блока управления обменом системной магистрали являются соответственно вторым входом и вторым выходом машины, первые вход и выход блока сопряжения с периферийными устройствами являются соответственно третьим входом и выходом машины, о т л и ч а ю- щ а я с я тем, что, с целью повышения коэффициента использования оборудования, в нее введены схема срав- . нения адреса, арбитр внутренней магистрали, арбитр системной магистрали, а в процессор введены блок управления обменом и буферный запоминающий элемент, соединенные двусторонними связями, и схема сравнения, причем первые вход и выход буферного запоминающего элемента соединены соответственно с выходом и вторым входом блока выполнения операций, второй вход подключен к первому выходу блока управления обменом, второй выход соединен с первым входом схемы сравнения, первый вход и второй выход блока управления обменом соединены соответственно с первым выходом и с первым входом арбитра внутренней магистрали, второй вход подключен к второму выходу блока дешифрации команд, буферный запоминающий элемент и блок управления обменом соединены двусторонними связями с блоком памяти, блоком сопряжения с периферийными устройствами, блоком управления обменом системной магистрали и с буферным запоминающим узлом, вторые вход и выход Ф 4 арбитра внутренней магистрали соеди- („ ) иены соответственно с третьим выходом ф и вторым входом .блока управления об- >а меном системной магистрали, третий Cb вход и четвертый выход которого соединены соответственно с первым Bblxo дом и с первым входом арбитра системной магистрали, вторые вход и выход которого являются соответственно четвертыми входом и выходом машины, третий вход и выход арбитра системнои . Вь магистрали являются соответственно пятым входом и выходом машины, четвертые вход и выход являются соответственно шестым входом и выходом машины, пятый вход является седьмым входом машины, второй выход буферного запоминающего узла подключен к первому входу

606

1061 схемы сравнения адреса, второй вход которой и второй вход схемы сравнения соединены с восьмым входом машины, выходы схемы сравнения и схемы сравнения адреса подключены к входу блока памяти, четвертому входу блока управления обменом системной магистрали и к второму "входу блока сопряжения с периферийными устройствами.

2. Машина по п.1, о т л и ч а ющ а я с я тем, что, арбитр системной магистрали содержит узлы распределенного и сосредоточенного арбитража, элементы И, ИЛИ, НЕ, причем первый выход узла распределенного арбитража соединен с первым входом первого элемента ИЛИ, второй вход которого подключен к выходу первого элемента И,,пер-. вый вход которого соединен .с первым выходом узла сосредоточенного арбитража, второй вход — с выходом первого элемента НЕ, первые входы узлов сосредоточенного и распределенного арбитража и первый вход второго элемента И соединены с первым входом арбитра, выход первого элемента ИЛИ явпяется первым выходом арбитра, четвертый вход которого соединен с входом первого элемента НЕ и со вторым входом второго элемента И, выход которого соединен с вторым входом узла распределенного арбитража, второй выход которого является вторым выходом арбитра, второй вход которого соединен с первым входом третьего элемента И, третий вход арбитра соединен с вторым входом узла сосредоточенного арбитража,. третий выход — с третьим выходом узла распределенного арбитража и с входом второго элемента НЕ, выходы первого и второго элементов НЕ соединены соответственно с вторым и третьим входами третьего элемента И, выход которого подключен к третьему, входу узла сосредоточенного арбитража, второй выход которого и четвертый выход узла распределенного арбитража соединены соответственно с входами второго элемента ИЛИ, выход которого является четвертым выходом арбитра, пятый вход которого соединен с третьим входом узла распределенного арбитража и с четвертым входом узла сосредоточенного арбитража.

3. Машина по п.1, о т л и ч а ющ а я с я тем, что арбитр внутренней магистрали содержит узел выделения левой единицы, элементы И, элемент ИЛИ-НЕ, выход которого соединен.с первыми входами элементов И вто1 рые входы которых соединены соответственно с выходами узла выделения левой единицы, первый вход которого и первый вход элемента ИЛИ-НЕ подключены к первому входу арбитра, выход первого элемента И является первым выходом арбитра, второй вход которого соединен с вторыми входами узла вьщеления левой единицы и элемента

ИЛИ-НЕ, выход второго элемента И является вторым выходом арбитра. ч. Машина по п.1, о т л и ч а ющ а я с я тем, что блок управления обменом в процессоре содержит триггеры, элементы И,НЕ, причем выход первого триггера соединен с первым входом первого элемента И, выход которого соединен с первым входом второго триггера, выходы первого и второго триггеров подключены к второму выходу блока, второй вход первого элемента И соединен с первым входом блока, выход второго триггера подключен к первым входам второго и третьего элементов И и первому входу первого триггера, второй вход второго элемента И соединен с выходом элемента НЕ, второй вход первого триггера, второй вход третьего элемента И, третий вход второго элемента И и вход элемента НЕ подключены к второму входу блока, выход второго элемента

И соединен с первым входом третьего триггера, выходы второго и третьего триггеров и выход третьего элемента

И подключены к первому выходу блока, вторые входы второго и третьего триггеров соединены с входом блока, выход которого соединен с выходами второго и третьего триггеров и выходом третьего элемента И. а

S. Машина по пп.1 и 2, о т л ич а ю щ а я с я тем, что узел распределенного арбитража содержит два триггера, элемент задержки и элемент

И, выход которого является четвертым .выходом узла, входы элемента И соединены соответственно с первым выходом первого триггера и выходом элемента задержки, второй выхсд первого триггера подключен к первому и третьему выходам узла и к первому входу второго триггера, второй вход которого является вторым входом узла, а выход подключен к второму выходу узла и к первому входу второго триггера, третий вход узла соединен с входом элемента задержки и вторым входом второ1061606

ro триггера, третий вход которого является первым входом узла.

6. Машина по пп.1 и 2, о т л ич а ю щ а я с я тем, что узел сосредоточенного арбитража содержит три триггера, элемент ИЛИ-НЕ и элемент

И, выход которого является вторым выходом узла, первый вход первого триггера является вторым входом узла, первый вход которого подключен к первым входам второго триггера и элемен1

Изобретение относится к вычислительной технике.

Известна микроэлектронная вычислительная машина (ЭВМ), содержащая программный счетчик, рабочие регистры, 5 арифметико-логический узел, сумматор, таймер, управляющую логику, дешифратор команд, адресную шину, разделенную с помощью коммутатора на две секции (11

Конструктивно ЭВМ выполнена в ви- 10 де нескольких больших интегральных схем (БИС), расположенных на платах

ЭВМ, построенная таким образом, имеет относительно большие габариты, большие потребляемую мощность и стои- 15 мость. Дальнейшее повышение интеграции привело к появлению сверхбольших интегральных схем — СБИС.

Однокристальные ЭВМ имеют меньшую стоимость, большую надежность, меньшую20 потребляемую мощность, более гибки в применении.

Из известных ЭВМ наиболее близкой по технической сущности к изобретению является ЭВМ, содержащая процессор, 25 включающий связанные между собой операционный блок и блок управления, блок памяти, блок сопряжения с периферийными устройствами, двунаправленный буферный элемент системной магистрали и щ блок управления обменном системной магистрали соединенные между собой внутренней магистралью. Выход блока управления системой магистрали соединен с входом двунаправленного буферного элемента системной магистрали, вход-выход которого и первый вход — выход блока управления системной магистта ИЛИ-НЕ, второй вход которого и второй вход первого триггера соединены с выходом третьего триггера, выход элемента ИЛИ-НЕ является первым выходом узла, первый вход третьего триггера является третьим входом узла, четвертый вход которого соединен с вторым входом третьего триггера и с первым входом элемента И, второй вход которого соединен с выходом, второго триггера, второй вход которого соединен с выходом первого триггера. рали соединены с первыми внешними выходами однокристальной ЭВМ, а входвыход блока сопряжения с периферийными устройствами подключен ко вторым внешним выводам однокристальной ЭВМ $2g.

Недостатком известной однокристальной ЭВМ является невозможность объединения однокристальных микроЭВМ в многопроцессорную систему с общим полем памяти.

Целью изобретения является повышение коэффициента использования оборудования ЭВМ.

Поставленная цель достигается тем, что в микроЭВМ, содержащую процессор, включающий блок дешифрации команд, первый выход которого подключен к первому входу блока выполнения операций, блок памяти, блок сопряжения с периферийными устройствами, буферный запоминающий узел и блок управления обменом системной магистрали, соединенные двусторонними связями, первый выход блока управления обменом системной магистрали соединен с управляющим входом буферного запоминающего узла, первые .вход и выход которого являются соответственно первыми входом и выходом машины, первый вход и второй выход блока управления обменом системной магистрали являются соответственно вторым входом и вторым выходом машины, первые вход и выход блока сопряжения с периферийными устройствами являются соответственно третьим входом и выходом машины, введены схема сравнения адреса, арбитр внутренней ма

3 10616 гнстрали, арбитр системной магистрали, а в процессор введены блок управления обменом и буферный запоминающий элемент, соединенные двусторонними связями, и czeMG сравнения.

Первые вход и выход буферного запоминающего элемента соединены соответственно с выходом и вторым входом блока выполнения операций, второй вход подключен к первому выходу блока управления обменом, второй выход соединен с первым входом схемы сравнения. Первый вход и второй выход блока управления обменом соединены соответственно с первым BbI ходом и с первым входом арбитра внутренней магистрали, второй вход подключен к второму выходу блока . дешифрации команд. Буферный запоминающий элемент и блок управления обменом соединены двусторонними связями с блоком памяти, блоком сопряжения с периферийными устройствами, блоком управления обменом системной магистрали и с буферным запоминающим узлом. Вторые вход и выход арбитра внутренней магистрали соединены соответственно с третьим выходом и вторым входом блока управления обменом системной магист" рали, третий вход и, четвертый выход которого соединены соответственно с первым выходом и.с первым входом арбитра системной магистрали, вторые вход и выход которого являются соответственно четвертыми входом

35 и выходом машины. Третьи вход и выход арбитра системной магистрали яв.ляются соответственно пятыми входом и выходом машины, четвертые вход и

4О выход - шестыми входом и выходом машины, пятый вход - седьмым входом микроЭВМ. Второй вь1ход буферного запоминающего узла подключен к первому входу схемы сравнения адреса, вто45 рой вход которой и второй вход схемы сравнения соединены с восьмым входом машины. Выходы схемы сравнения и схемы сравнения адреса подключены к входу блока памяти, четвертому входу блока управления обменом системной магист50 рали и к второму входу блока сопряжения с периферийными устройствами. Арбитр системной магистрали в машине содержит узлы распределенного и сосредоточенного арбитража, элементы И, ИЛИ, Я

НЕ, Первый выход узла распределенного арбитража соединен с первым входом первого элемента ИЛИ, второй вход

06 4 которого подключен к выходу первого элемента И, первый вход которого соединен с первым выходом узла сосредоточенного арбитража, второй вход — с выходом первого элемента HE. Первые входы узлов сосредоточенного и распределенного арбитража и первый вход второго элемента И соединены с первым входом арбитра. Выход первого элемента ИЛИ является первым выходом арбитра, четвертый вход которого соединен с входом первого элемента HE и с вторым входом второго элемента И, выход которого соединен с вторым входом узла распределенного арбитража, второй выход которого является вторым выходом арбитра, второй вход которого соединен с первым входом третьего элемента И. Третий вход арбитра соединен с вторым входом узла сосредоточенного арбитража, третий выход — с третьим выходом узла распределенного арбитража и с входом второго элемента НЕ. Выходы первого и второго элементов HF соединены соответственно с вторым и третьим входами третьего элемента И, выход которого подключен к третьему входу узла сосредоточенного арбитража, второй выход которого и четвертый выход узла распределенного арбитража соединены соответственно с входами второго элемента ИЛИ, выход которого является четвертым выходом арбитра, пятый вход которого соединен с третьим входом узла распределенного арбитража и с четвертым входом узла сосредоточенного арбитража.

Арбитр внутренней магистрали в машине содержит узел выделения левой единицы, элементы И, элемент ИЛИ-НЕ, выход которого соединен с первыми входами элементов И, вторые входы

O которых соединены соответственно с выходами узла выделения левой единицы, первый вход которого и первый вход элемента ИЛИ-НЕ подключены к первому входу арбитра. Выход первого элемента И является первым выходом арбитра, второй вход которого соединен с вторыми входами узла выделения левой единицы и элемента ИЛИ-НЕ, выход второго элемента И является вторым выходом арбитра.

Блок управления обменом в процессоре содержит триггеры, элементы И,НЕ, причем выход первого триггера соединен с первым входом первого элемента

И, выход которого соединен с первым входом второго триггера. Выходы пер5 1061606 6

На фиг.1 представлена схема ЭВМ, на фиг.2 — схема арбитра системной магистрали, на фиг.3 — схема арбитра внутвого и второго триггеров подключены к второму выходу блока. Второй вход первого элемента И соединен с первым ренней магистрали, на фиг.4 — блок управления обменом, на фиг.5 — схема объединения микроЭВМ в многопроцессорную систему, на фиг.6 — схема узла распределенного арбитража, на фиг.7— схема узла сосредоточенного арбитража.

Процессор 1 включает блок выполнения операций 2, блок дешифрации команд 3, блок памяти 4, блок сопряжения с периферийными устройствами 5, буферный запоминающий узел 6, блок входом блока, выход второго триггера подключен к первым входам второго и третьего элементов И и к первому входу первого триггера. Второй вход второго элемента И соединен с выходом элемента НЕ. Второй вход первого триггера, второй вход третьего элемен- 10 та И, третий вход второго. элемента

И и вход элемента HK подключены к второму входу блока. Выход второго элемента И соединен с первым входом треуправления обменом системной магистрали 7, внутреннюю магистраль 8, входы тьего триггера. Вьмоды второго и тре- 15 тьего триггеров и выход третьего элеи выходы 9-15 блоков микроЭВМ, арбитр мента И подключены к первому выходу системной магистрали 16, арбитр внутренней магистрали 17, схему сравнения адреса 18, буферный запоминающий элемент 19, блок управления обменом 20 процессора 1, схему сравнения 21, входы и выходы 22-57 блоков микроЭВМ.

Арбитр системной магистрали содержит узел 58 распределенного арбитража, блока. Вторые входы второго и третьего триггеров соединены с входом блока, выход которого соединен с вы- 20 ходами второго и .третьего триггеров и выходом третьего элемента И. В арбитре системной магистрали узел распределенного арбитража содержит два триггера, элемент задержки и элемент 25 микроЭВМ 145-147, с входами-выходавторой вход которого соединен с выми арбитров системной магистрали 16. ходом первого триггера.

И, выход которого является четвертым :узел 59 сосредоточенного арбитража, выходом узла. Входы элемента И соеди- элементы И 60,.61,62, элементы ИЛИ 63, нены соответственно с первым выходом . 64, элементы НЕ 65,66, входы и выходы первого триггера и выходом элемента 67-99 узлов и элементов арбитра .16. задержки, второй выход первого триг- 30. Арбитр внутренней магистрали вклюгера подключен к первому и третьему чает узел выделения левой единицы выходам узла и к первому входу. второ- . 100, элементы И 101 102, элемент го триггера, второй вход которого яа" ИЛИ-НЕ 103, входы и выходы 104-116 ляется вторым входом узла, а выход .под- узла и элементов арбитра 17. ,ключен к второму выходу узла и к перво" Блок управления объектом содержит . 35 му входу второго триггера. Третий вход триггеры 117-119, элементы И 120-122, узла соединен с входом элемента за- .элемент НЕ 123, входы и выходы 124держки и вторым входом второго тригге" 1.44 триггеров и элементов блока 20. ра, третий, вход которого является ЭВМ включают также микроЭВМ 145первым входом узла.В арбитре системной 4, 147, системную магистраль 148, ма-.. магистрали узел сосредоточенного . гистраль ввода-вывода 149, коммутируюарбитража содержит три триггера, эле- . щие элементы 150, источник логических мент ИЛИ-НЕ и элемент И, выход кото- . потенциалов 151, триггеры 152,153, рого является вторым выходом узла.Пер-: . элемент задержки 154, элемент И 155. вый вход первого триггера является вто- Узел сосредоточенного арбитража со45 рым входом узла, первый вход которого .держит триггеры 156-158, элемент подключен к первым входам второго триг- И 159, элемент ИЛИ-НЕ 160. гера и элемента ИЛИ-НЕ, второй вход . Объединение однокристальных микрокоторого и второй вход первого триггера ЭВМ в многопроцессорную систему с обсоединены с выходом третьего триггера, .: щнм полем памяти осуществляется .слеВыход элемента ИЛИ-НЕ является первым дующим образом. . 50 выходом узла, первый вход третьего Объединяют одноименные входы-вытриггера — третьим. входом узла, четвер- ходы 13 всех микроЭВМ 145-147. В ретый вход которого соединен с вторым зультате образуется системная магиствходом третьего триггера и с первым раль 148, входы-выходы 15 объединяют входом элемента И,второй вход которо- в магистраль ввода-вывода 149 систе55 го соединен с выходом второго триггера. мы, объединяют входы-выходы 45 и 46

10616

50

На вход 38 арбитра системной магистрали 16 через вход 43 первой микроЭВМ 145, через коммутирующий элемент 150 от источников логических потенциалов t51 подают потенциал 5 логического нуля, а на вход 38 арбитров системной магистрали 16 всех остальных микроЭВМ 146, 147 — потенциал логической единицы. Выход 47, являющийся выходом 42 арбитра системной магистрали 16, каждый микроЭВМ 145, . 146, кроме последней, соединяют с входом 44 следующих однокристальных микроЭВМ 146,147, являющимся входом 39 арбитра системной магистрали 16. Выход 47 последней микроЭВМ 147 соединяют с входом 44 первой микроЭВМ 145.

На входы 52 каждой микроЭВМ 145-147 подают через коммутирующий элемент

150 от источников логических потен- 20 циалов 151 двоичный код номера микро3ВМ.

Выполнение программы, хранящейся в блоках памяти 4 микроЭВМ 145-147, входящих в многопроцессорную систему, 25 сопровождается обменами информации между блоками памяти 4 и процессорами 1 микроЭВМ 145-147, которые разделяются на два типа: чтение информации из блока памяти 4 и запись информации.

При чтении информации буферныи запоминающий элемент 19 временно хранит и передает во внутреннюю магистраль

8 .и на вход 26 схемы сравнения 21 адрес, передаваемый из блока 2, а

35 считанная информация коммутируется из внутренней магистрали 8 на входвыход 23 блока 2. При записи адрес передается как и при чтении, а информация, поступающая из блока 2, временно хранится элементом 19 процессора и коммутируется во внутреннюю магистраль 8. Обмен осуществляется под управлением блока управления обменом 20, на вход которого поступают сигналы из блока .3, указывающие инструкцию ("Чтение, Запись" ) и фазу выполнения операции.

Первая фаза: запрос внутренней магистрали 8 на цикл обмена.

Вторая фаза: вьдача адреса в магистраль 8 и при чтении коммутация информации из магистрали 8 на входвыход 23 блока 2.

Третья фаза: выдача данных в магистраль 8 при операции "Запись".

Сигнал начала обмена поступает из блока 3 на вход 135 триггера 117 блока управления обменом 20 и уста06 навливает триггер 117 в единичное состояние. Сигнал с выхода i?4 триггера 117 поступает на второй вход-выход 32 блока управления обменом 20.

Если по магистрали 8 в данный момент не происходит обмена, что определяется отсутствием сигналов 1 Занято" на входах 112, 115 элемента ИЛИ-НЕ

103 арбитра внутренней магистрали 17, то поступивший на вход 111 узла вьделения левой единицы 100 сигнал "Запрос" с выхода 124 триггера 117 блока управления обменом 20 формирует сигнал "Разрешение" на выходе 113 элемента И 101 арбитра внутренней магистрали 17. Если по магистрали 8 в данный момент происходит обмен, т.е. имеется хотя бы один сигнал "Занято" на входах

112, 115 элемента ИЛИ-HE 103, то сигнал "Разрешение" на выходе 113 элемента И 101 формируется после окончания обмена и снятия сигнала "Занято".

Сигнал "Разрешение" с выхода 113 эле- . мента И передается на вход 129 элемента И 120 блока управления обменом 20, на выходе которого 126 формируется сигнал, устанавливающий триггер 118 в единичное состояние. Сигнал с выхода

128 триггера 118 устанавливает триггер 117 в нулевое состояние, служит сигналом "Занято" для арбитра внутренней магистрали 17 и поступает на выход 28 блока управления обменом 20 для управления буферным запоминающим элементом 19 и на вход-выход 29 блока управления обменом 20 в качестве сиг= нала синхронизации адреса. Если выполняется чтение информации, то на вход I36 элемента И 122 поступает единичный сигнал с блока 3, и на его выходе 142 формируется сигнал, управляющий элементом 19 и поступающий на вход-выход 29 блока управления обменом 20 в качестве сигнала синхронизации данных. Если выполняется запись информации, то на вход 138 элемента НЕ 123 подается сигнал логического нуля из блока 3 и на выходе

134 возникает единичный сигнал. При наличии сигнала с готовности данных поступающего на вход 137 элемента И i21, на его выходе 139 формируется сигнал, устанавливающий триггер 119 в единичное состояние. Сигнал с выхода 141 триггера 119 управляет элементом 19 и служит сигналом синхронизации при передаче данных по внутренней магистрали. Ответные сигналы с готовности данных при чтении и о

1061606

9 приеме данных при записи поступают через вход- выход 29 блока 20 на входы 143, 144 триггеров 118 и 19 и устанавливают их в нулевое состояние, тем самым завершая обмен. 5

Адрес из элемента 19 подается на вход 26 схемы сравнения 21, которая выполняет предварительно селекцию адресов. Причем зоны адресного пространства блоков памяти 4 и блоков 10 сопряжения с периферийными устройствами 5 различны для различных однокристальных микроЭВМ 145-147 и определяются кодом номера однокристальной микроЭВМ 145-147 в многопроцессорной системе, подаваемым на вход

50 схем сравнения 21.

Предварительная селекция адресов ускоряет процесс обмена информацией.

Кроме того, с помощью схем сравнения

21 и системой магистрали 18 разделяются зоны адресного пространства блоков памяти 4 и блоков сопряжения с периферийными устройствами 5 отдельных однокристальных микроЭВМ 145-147 25 в системе.

В случае обращения процессора 1 по адресу, не входящему в зону адресного пространства блока памяти 4 и блока сопряжения с периферийными устройствами 5, происходит обращение к системной магистрали 148 через буферный запоминающий узел б, которой передается адрес и данные, а управление обменом осуществляется с помощью блока управления обменом систем35 ной магистрали 7.

При обращении к системной магистра" ли 148 блок 7 дает сигнал "Запрос" на цикл обмена арбитру системной магистрали 16. Сигнал "Запрос" поступает на вход 78 элемента И 61, на выходе 81 которого формируется единичный сигнал у всех однокристальных микроЭВМ, кроме микроЭВМ 145.

Этот единичный сигнал инициирует включение узла распределенного арбитража 58. Узел распределенного арбитража 58 запрашивает цикл обмена по системной магистрали 148 у арбитра системной магистрали 16 однокристаль10 ной микроЗВМ 145. Получив разрешение на обмен, узел распределенного арбитража 58 подтверждает занятость магистрали и формирует сигнал "Разрешение" для блока 7 на выходе 67. Сигнал "Разрешение" через элемент ИЛИ 63 передается в блок 7. Узел сосредоточенного арбитража 59 микроЭВМ 145 принимает запросы от узлов распределен-. ного арбитража 58 остальных 146, 147 микроЭВМ, выделяет наиболее приоритетные из них и формирует разрешение на циклы обмена. В случае сбоя сигнал разрешения пройдет через арбитры всех однокристальных микроЭВМ и, вернувшись на вход 39 арбитра системной магистрали 16 первой микроЭВМ 145, установит ее арбитр системной магистрали 16 в исходное состояние.

Если нет ни одного запроса от узлов распределенного арбитража 58 и по системной магистрали 148 нет обмена, то схема сосредоточенного арбитража 59 микроЭВМ 145 на первом выходе. 72 формирует сигнал "Разрешение", который через элемент И 66 и элемент ИЛИ 63 поступает в блок 7 микроЭВМ 145.

Если адрес, передаваемый по системной магистрали 148 и поступающий через буферный запоминающий узел б на вход

48 схемы сравнения адреса 18, совпадает с зоной адресного пространства блока памяти 4 или блока сопряжения с периферийными устройствами 5 данной микроЭВМ 145-147, то блок 7 запрашивает цикл обмена у арбитра внутренней магистрали 17 и производит либо запись информации из системной магистрали

147 по указанному адресу, либо чтение информации по этому адресу.

Рассмотренное техническое решение организации однокристальных микроЭВМ в высокопроизводительную многопроцессорную систему с общим полем памяти осуществлено в результате параллельно выполняемых обменов по внутренним магистралям однокристальных микроЭВМ и временного разделения обменов по системной магистрали и в результате распределения зон адресного пространства между однокристальными микроЭВМ.

106 1606

1061606

1061606

7б

Фиг. 7

Редактор Л. Утехина

Техред И.Метелева Корректор Л.Ильин

Заказ 4048/4 Тираж 699

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Подписное

Филиал IIIIII "Патент", r. Ужгород,ул. Проектная, 4