Устройство контроля микропроцессорных блоков

 

1. УСТРОЙСТВО КОНТРОЛЯ МИКРОПРОЦЕССОРНЫХ БЛОКОВ, содержащее блок регистров, блок сравнения, блок мультиплексоров, генератор псевдослучайных тестов, блок памяти тестов, блок управления, блок ввода, блок вывода, причем первая и вторая группы информационных выходов блока регистров подключены соответственно к входам эталонного и проверяемого микропроцессорных блоков и к первой и второй группам информационных входов блока сравнения, группа управляющих входов которого связана с группой управляющих выходов блока регистров, группа управляющих входов блока регистров соединена с группой управляющих входов блока мультиплексоров , группой входов генератора псевдо случайных тестов и первой группой управляющих выходов блока управления , вторая группа управляющих выходов которого связана с группой управлякяцих входов блока памяти тестов, группа информационных входов кото рого подключена к первой группе информационных входов блока регистров и к группе входов блока вывода, группа управляющих выходов блока памяти тестов соединена с группой управляющих входов блока управления, группа: информационных входов которого подключена к группе выходов блока ввода , первая, вторая, третья и четвертая группы информационных входов блока мультиплексоров связаны соответственно с группой выходов генератора псевдослучайных тестов, группой выходов блока ввода, группой информационных выходов блока памяти тестов и группой выходов блока сравнения , личающееся тем, что, с целью повьЕиения быстродействия , в устройство введены блок сверхоперативной памяти и блок обработки информации, причем группы управляющих входов блока сверхопеS ративной памяти и блока обработки информации соединеныс первой груп (Л пой управляющих -выходов блока управления , группа информационных входов блока сверхоперативной памяти подключена к первой группе информацион- V, ных входов блока регистров, вторая группа информационных входов которого связана с группой выходов блока сверхоперативной памяти и первой группой информационных входов блока обработки информации, вторая группа инфор. 4« мационных входов которого соединена с группой выходов бло :а мультиплексоров. 2. Устройство по п. 1, о т л ич ающееся тем, что блок обЮ работки информации содержит в каждом i -м разряде ЛК -триггер и эле:о мент ИЛИ, причем входы установки, . сброса, синхронизации и первые 3 и 1( -входы триггера связаны с первым входом элемента ИЛИ и подключены к первой группе входов блока, вторые 3 - и К -входы триггера соединены с -{ -м входом второй группы входов блока, третьи J - и К -входы триггера связаны с выходом элемента ИЛИ, второй вход которого подключен к i -му входу третьей группы входов блока, выход DК -триггера является i -м выходом блока.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

5 (51) G 06 F 11/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К A870PCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21 ) 3421787/18-24 (22) 16.02.82 (46) 15.09.83. Бюл. У 34 (72) Б. Г. Сергеев, E. П. Березов и В. Г. Чучман (71) Институт электронных управляющих машин (53) 681.326.7(08818) (56) 1. Патент США Р 3614608, кл. 324-73R, опублик. 1971.

2. Авторское свидетельство СССР

9 546888, кл. G 06 F 11/00, 1974.

3. Авторское свидетельство СССР . Р 767743, кл. G 07 С 15/00, G F 1/02, 1978.

4. Патент США Р 4125763, кл.295-302,опублик.1980 (прототип).. (54)(57} 1. УСТРОЙСТВО КОНТРОЛЯ

МИКРОПРОЦЕССОРНЫХ БЛОКОВ, содержащее блок регистров, блок сравнения, блок мультиплексоров, генератор псевдослучайных тестов, блок памяти тестов, блок управления, блок ввода, блок вывода, причем первая и вторая группы информационных выходов блока регистров подключены соответственно к входам эталонного и проверяемого микропроцессорных блоков и к первой и второй группам информационных входов блока сравнения, группа управляющих входов которого связана с группой управляющих выходов блока регистров, группа управляющих входов блока регистров соединена с группой управляющих входов блока мультиплексоров, группой входов генератора псевдослучайных тестов и первой группой управляющих выходов блока управления, вторая группа управляющих выходов которого связана с группой управляющих входов блока памяти тестов, группа информационных входов кото, рого подключена к первой группе информационных входов блока регистров и к группе входов блока вывода, группа управляющих выходов блока памяти тестов соединена с группой управля„„SU „„ Щ2Д2Д„A ющих входов блока управления, группа информационных входов которого подключена к группе выходов блока ввода, первая, вторая, третья и четвертая группы информационных входов блока мультиплексоров связаны соответственно с группой выходов генератора псевдослучайных тестов, группой выходов блока ввода, группой информационных выходов блока памяти тестов и группой выходов блока сравнения, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, в устройство введены блок сверхоперативной памяти и блок обработки информации, причем группы управляющих входов блока сверхоперативной памяти и блока обработки информации соединены с первой группой управляющих -выходов блока управления, группа информационных входов блока сверхоперативной памяти подключена к первой группе информационных входов блока регистров, вторая группа информационных входов которого связана с группой выходов блока сверхоперативной памяти и первой группой информационных входов блока обработки информации, вторая группа инфор мационных входов которого соединена с группой выходов бло:а мультиплексоров.

2; Устройство по и. 1, о т л и- ч а ю щ е е с я тем, что блок обработки информации содержит в каждом 1 -и разряде 3К - риггер и элемент ИЛИ, причем входы установки, сброса, синхронизации и первые 3 и k -входы триггера связаны с первым входом элемента ИЛИ и подключены к первой группе входов блока, вторые 3 — и К -входы триггера соединены с -м входом второй группы входов блока, третьи Д вЂ” и К -входы триггера связаны с выходом элемента

ИЛИ, второй вход которого подключен к 1 -му входу третьей группы входов блока, выход )К -триггера является

-м выходом блока.

1042023

Изобретение относится к вычислительной технике, в частности к средствам автоматического контроля цифровых объектов, и может быть использовано для высокочастотной функциональной проверки блоков ЭВМ, построенных на основе микропроцессоров и других схем большой степени интеграции, целых микро- ЭВМ и прочих сложных устройств в процессе их производства.

Известны устройства контроля, обеспечивающие проверку цифровых объектов на .высоких частотах и содержащие блок управления, генератор псевдослучайных последовательностей, выход которого связан через входной буферный блок с входами проверяемого и эталонного объектов, и блок сравнения, входы которого через выходной буферный блок соединены с выходами обоих объектов (1) .

Однако известное устройство не допускает использования произвольных тестов, которые являются индивидуальными для каждого объекта и служат для установки его в изв стное начальное состояние, а также для обеспечения в сочетании с псевдослучайными тестами более эффективной проверки. Это делает устройство, по существу, непригодным для контроля объектов высокой функциональной сложности, таких как микропроцессорные блоки.

Известно устройство, содержащее блок управления, блок памяти программ и произвольных тестов, а также генератор псевдослучайных тестов.

Выходы указанных блоков через буферный блок связаны с входами проверяемого и эталонного объектов,:выходы обоих объектов подключены к блоку сравнения, выход которого связан с блоком управления $2) .

Недостатком укаэанного устройства является невозможность совмещения в одном и том же такте проверки наборов псевдослучайного и хранимого тестов, что часто необходимо при контроле микропроцессорных блоков, когда, например, на входы управления блока задается определенная последовательность команд, а на входи данных одновременно — последовательность случайных операндов.

Известно также устройство, содержащее выходной регистр и регистр маски, генератор псевдослучайных последовательностей, блок памяти, связанный с его входами преобразующий регистр, входы которого соединены с выходами блока памяти и генератора, а выходы блока памяти подключены ко входам выходного регистра и регистра маски (3) .

Основные недостатки данного устройства - относительно невысокое быстродействие и неприспособленность для асинхронного обмена данными с проверяемым объектом.

Наиболее близким по технической сущности к изобретению является устройство, содержащее блок выходных регистров и блок сравнения, связанные с выводами проверяемого и эталонного объектов, блок мультиплексоров со своим контролером, генератор псев10 дослучайных тестов, блок памяти произвольных тестов, блоки управления, ввода и вывода. Выходы генератора псевдослучайных тестов и блока памяти тестов связаны со входами блока мультиплексоров, выходы которого соединены со входами блока регистров. Входы блока памяти тестов, блока управления и контроллера, блока мультиплексоров связаны с выходами блока ввода, другие входы блока управления - с выходами блока сравнения, а выходы блока управления - с управляющими входами всех остальных блоков (4) .

Основным недостатком этого устройстэа является значительное снижение быстродействия (частоты про" верки) в тех случаях, когда проверяемый объект имеет сложный алгоритм обмена данными,с внешней средой.

Так, для организации асинхронного обмена с проверяемым объектом, кроме самих тестов, требуются дополнительные управляющие данные (маски для выделения управляющих выходов

35 объектов, формирующих запросы на обмен данными," эталонные значения запросов, данные для переключения каналов устройства, связанных с двунаправленными выводами объекта, на прием или выдачу, данные для форми. рования ответов о выполнении запросов и др.) которые должны храниться в блоке памяти тестов. Поэтому для передачи одного набора теста на входы объекта требуется несколько (до трех или более) дополнительных обращений к этому блоку за управляющими данными, что снижает частоту проверки в 2-4 раза. цель изобретения — повышение быстродействия устройства. !

Поставленная цель достигается тем, что в устройство контроля микропроцессорных блоков, содержащее блок регистров, блок сравнения, блок мультиплексоров, генератор псевдослучайных тестов, блоК памяти тестов, блок управления, блок ввода, блок вывода, причем первая и вторая группы информационных выходов блока

60 регистров подключены соответственно к входам эталонного и проверяемого микропроцессорных блоков и к первой и второй группам информационных входов блока сравнения, группа управля65 ющих входов которого связана с груп1042023 пой управляющих выходов блока регнст ров, группа управляющих входов блока регистров соединена с группой управляющих входов блока мультиплексоров, группой входов генератора псевдослучайных тестов и первой группой управляющих выходов блока управления, вторая группа управляющих выходов которого связана с группой управляющих входов блока памяти тестов, группа информационных входов которого подключена к первой группе информационных входов блока регистров и к группе входов блока вывода, груп па управляющих выходов блока памяти тестов соединена с группой управляющих входов блока управления, группа информационных входов которого подключена к группе выходов блока ввода, первая, вторая, третья и четвертая группы информационных входов блока мультиплексоров связаны соответственно с группой выходов генератора псевдослучайных тестов, группой выходов блока ввода, группой информационных выходов блока памяти тестов и группой выходов блока сравнения, введены блок сверхоперативной памяти и блок обработки информации, причем группы управляющих входов блока сверхоперативной памяти и блока обработки информации соедине ны с первой группой управляющих выходов блока управления, группа информационных входов блока сверхоперативной памяти подключена к первой группе информационных входов блока регистров, вторая группа информационных входов которого связана с группой выходов блока сверхоперативной памяти и первой группой информационных входов блока обработки ин, формации, вторая группа информацион ных входов которого соединена с группой выходов блока мультиплексоров.

Кроме того, блок обработки информации содержит в каждом i-м разряде

3К -триггер и элемент ИЛИ, причем входы установки, сброса, синхрониза» ции и первые 3 и К -входы триггера связаны с первым входом элемента

ИЛИ и подключены к первой группе входов блока, вторые 3 — и К -входы триггера соединены с -м входом второй группы входов блока, третьи 3 и К -входы триггера связаны с выходом элемента ИЛИ, второй вход кото« рого подключен к j --му входу третьей группы входов блока, выход JK -триггера является 1 -м выходом блока.

На фиг. 1 представлена структурная схема предлагаемого устройства, на фиг. 2 — принципиальные схемы разряда блока регистров, блока срав нения, блока сверхоперативной памяти, блока обработки информации и блока мультиплексоров, на фиг. 360

65 редачу в блок 10 управления результата сравнения или его блокировку в зависимости от состояния триггера

17 маски.

В состав 1 -го разряда блока 5 сверхоперативной памяти входят три одноразрядных 3 24-26 с независимым управлением.

ЗЦ 24 служит для хранения масок сравнения н масок приема в триггеры схема генератора псевдослучайных тестов; на фиг. 4 - схема блока управления.

В состав устройства входят: блок

1 регистров, эталонный н проверяемый

5 объекты 2 и 3, блок 4 сравнения, блок 5 сверхоперативной памяти, блок

6 обработки информации, блок 7 мультиплексоров, генератор 8 псевдослучайных тестов, блок 9 памяти тестов, ð блок 10 управления, блок 11 ввода, блок 12 вывода.

Каждый из блоков 1, 4, 5, 6, 7состоит из N идентичных схем (разрядов), каждая из которых соответствует одному выводу проверяемого и эталонного объектов. Величина N определяется числом выводов у объектов, для большинства микропроцессорных блоков достаточно N = 256.

Схема любого g --го разряда блока

1 регистров содержит триггер 13 данных н триггер 14 коммутации связань ные с элементами И 15 и 16, триггер

17 маски, элемент И 18 и два элемента И-НЕ 19 и 20.

Триггер 13 данных служит для хранения значения сигнала, подаваемого в текущем такте проверки на вход объекта, или эталонного значения выходного сигнала объекта.

- 3Q Триггер 14 коммутации определяет функцию канала в текущем такте: подача сигнала на вход объекта или опрос его выходного сигнала. В последнем случае он переводит элемен35 ты И 15 и 16 в высокоимпедансное состояние выхода. Триггер 17 маски вместе с элементом И 18 разрешает или запрещает прием информации в триггер 13 данных, а также позволяет исключить из проверки соответствующий вывод объекта при сравнении реакций. Элементы И-НЕ 19 и 20 служат для выбора источника данных при установке триггера 13.

В 1 -й разряд блока 4 сравнения

45 входят последовательно соединенные элемент И 21, сумматор 22 по модулю два,и элемент И-RE 23.

Элемент И 21 слчжит для выбора способа проверки состояния 1 -го вывода проверяемого объекта (сравнение с состоянием вывода эталонного объекта нли с состоянием триггера 13 данных). Сама проверка состо.-, яния осуществляется сумматором 22.

Элемент И-НЕ 23 обеспечивает пе1042023

13 данных, З 25 — для хранения сигналов синхронизации объектов, эталонных значений управляющих выходных сигналон объектов, данных, определяющих тип теста для каждого входа объекта и др, .39 26 — для хранения данных, обеспечивающих оперативное переключение каналов связи с объектами на прием или выдачу сигналон. Объем каждого из 39 24, 25 и 26 составляет 128-256 бит..

Любой -й разряд блока б обработки информации в простейшем случае содержит 3 К -триггер 27, сонмещающий функции одноразрядного регистра-накопителя и схемы логического 15 преобразования данных, и элемент

ИЛИ 28, с помощью которого н некоторых операциях обеспечивается отключение выхода ЗЧ 25 от нходон триггера 27. 20

В каждый g -й разряд блока 7 мультиплексоров входит элемент ИЛИ 29 и связанные с ним четыре элемента

И 30-33, с помощью которых производится выбор источника данных для блока б обработки информации.

Генератор 8 йсевдослучайных тестов служит для формирования последовательностей N-разрядных псевдослучайных чисел. Он реализуется на сдвиговых регистрах с обратными связями.

В зависимости от величины N в состав генератора может входить один или несколько регистров. На фиг. 3 показан вариант генератора, в котором используется сдниговый регистр 35

34 и один сумматор 35 по модулю два.

Блок 9 памяти тестов предназначен для хранения тестов, задаваемых всеми наборами, эталонных реакций (если при проверке отсутствует эта- 4() лонный объект) и, при необходимости, фактических реакций объекта, которые записываются н него н процессе проверки и затем анализируются для диагностики неисправности.

Блок 9 представляет собой 39 с про-. извольным доступом, имеющее обьем

4-8 тысяч (Н + l()-разрядных слон, где K — число дополнительных разря.дов в слове, необходимых для обеспечения работы блока 10 управления.

Блок 10 управления содержит память 36 команд и связанные с ней счетчик 37 и регистр 38 команд, тактовый генератор 39, первую группу элементов И 40, обеспечивающую формирование управляющих сигналон, которые через первую группу выходов блока 10 поступают во все блоки устройства, вторую группу элементов И

41, формирующую управляющие сигналы Я) для внутренних узлов блока, счетчик

42 адресов блока 9 памяти тестов, регистр 43 управления, предназначенный для запоминания управляющих разрядов читаемого иэ блока 9 слова, регистр 44 состояния, который фиксирует результат проверки реакций объекта, получаемый от блока 4 сравнения, и другие особые ситуации, требующие останона процесса проверки.

Блок 11 ввода служит для загрузки тестов н блок 9 памяти, управляющих данныХ в блок 5 снерхоперативной памяти и команд в память 36 блока 10 управления, В простейшем случае блок 11 содержит переключатели и кнопки, с помощью которых обеспечивается ручной ныбор приемника данных, набор . данных и их ввод. В более сложных вариантах построения этот блок может содержать устройства ввода информации с машинных носителей и устройства внешней памяти типа магнитных дисков и т.п.

Блок 12 вывода в наиболее простом исполнении имеет лишь средства индикации регистра 44 состояния и триггерон 27 блока б обработки информации ° В более сложных случаях в него могут входить устройства вывода на экран, на машинные носители информации, а также средства сопряжения с ЭВИ. устройство работает следующим образом.

Перед началом проверки с помощью блока 11 ввода производится загрузка тестон и других данных. Приемник данных определяется управляющей информацией, эасылаемой из блока 11 в регистр 38 команды.

Хранимые тесты загружаются в блок 9 памяти через блок 7 мультиплексоров и блок б обработки инфор-. мации. При этом адреса ячеек блока

9 принимаются от блока 11 в счетчик 42 адресов, Последовательности сигналон синхронизации, маски и другие управляющие данные поступают от блока 11 в блок 5 сверхоперативной памяти (также через блоки б и 7), причем адреса ячеек блока 5 задаются непосредственно из регистра 38 команды.

Программа, определяющая последовательность операций устройстна в каждом такте проверки объекта, загружается иэ блока 11 н память Зб ко.манд с использованием для задания адресон счетчика 37 команд.

После завершения ввода начинается сам процесс высокочастотной проверки. Для этого н регистр 38 внодится команда пуска, которая засылает B счетчик 37 команд адрес начала программы в памяти 36, приводит в исходное состояние генератор 8 тестов, сбрасывает счетчик 42 адресон блока 9 памяти тестов и включает тактовый генератор 39.

При синхронной органиэации обмена с проверяемым объектом работа

1042023 устройства в каждом такте t высокочастотной проверки сводится к следующей последовательности шагов, задаваемых командами программы, хранимой в памяти 36 блока 10 управления. Для определенности далее

5 считывается, что последовательность синхронизации объекта состоит из двух наборов.

Irlar 1. При этом происходит: чтение данных иэ блока 5 сверхоператив- 10 ной памяти, объединение очередного тестового набора Х, получаемого иэ блока 9 памяти, с псевдослучайным набором от генератора 8, введенным в триггеры 2> блока 6 обработки в 15 такте t-1, осуществляемое операцией

ХА К / К-» R где k) констан-. та иэ 3 9 25 блока 5, определяющая входы йроверяемого и эталонного объектов, на которые должны прикладываться соответствующие разряды набора Х (в этих разрядах Ki сорержатся единицы)., К . — состояние триггеров 27 блока 6| передача маски входов синхронизации объектов иэ 39

24 блока 9 в триггеры 17 блока 1 регистров, передача g в незамаскированные триггеры 13 данных блока 1, передача иэ 3 М 26 блока 5 в триггеры 14 коммутации блока 1 данных для включения каналов блока 1, связанных с двунаправленными выводами объектов, на выдачу состояния триггеров

13 на объекты.

Шаг 2. Происходит: чтение данных иэ блока 5 сверхоперативной памяти, передача маски информационных входов объектов иэ 3) 24 блока 5 в триггеры 17 блока 1, передача первого набора синхронизации из 3 25 блока 5 в незамаскированные тригге- 40 ры 13 данных блока 1 и соответствен-. но на входы объектов, сдвиг в регист- ре 34 генератора 8 тестов для получения очередного псевдослучайного тестового набора для такта + 1, подготовка следующего адреса в счетчике 42 и запуск чтения тестового набора из блока 9 памяти для.такта

t + 1, Шаг 3. Осуществляется чтение данных из блока 5 сверхоперативной памяти, передача второго набора синхронизации иэ 39 25 блока 5 в незамаскированные триггеры 13 данных .блока 1 и соответственно на входы рбъектов, передача из 39 26 блока 5 в триггеры 14 блока 1 данных для включения каналов блока 1, связанных с двунаправленными выводами объектов на прием их реакции.

Шаг 4. Осуществляется также чтением) данных из блока 5 сверхоперативной памяти; прйем в блок 6 обработки псевдослучайного набора (для такта

+ 1 от генератора 8 тестов и выполнение операции 9 А К вЂ” " R, где

К вЂ” константа из 39 25, определяющая входы объектов, на которые долж. ны подаваться соответст=ующие разряды набора g (в этих разрядах К содержатся единицы), передача иэ 3 9

24 блока 5 маски сравнения в триггеры 17 блока 1, сравнение состояния незамаскированных выходов проверяемого и эталонного объектов в блоке 4 (при равенстве — переход к шагу 1, при неравенстве сигналов хотя бы одной пары выходов — установка разряда ошибки регистра состояния 44 и останов).

Каждый иэ укаэанных шагов задается соответствующей ему одной командой программы внутритактного управления, читаемой блоком 10 из памяти 36. Прочитанная команда принимается в регистр 38, а в счетчике 37 одновременно формируется адрес следующей команды, т.е. выполнение текущей команды совмещается по времени с чтением следующей.

Каждая команда содержит адресное поле, в котором размещаются адреса

ЗЧ 24, 25 и 26 блока 5 сверхоперативной памяти, поле кода операции блока 6 обработки, поле управления блоком 7 мультиплексоров и управляющие разряды, с помощью которых задается выдача стробирующих сигналов в блоки 5 и 6, в блок 1 регистров и генератор 8 псевдослучайных тестов. Эти сигналы вырабатываются первой группой элементов И 40 под действием импульсов тактового генератора 39. Сигналы управления счетчиком 37 команд, счетчиком 42 адресов, регистром 43 управления и блоком 9 ,памяти тестов формируются аналогичным образом второй группой элементов И 41 °

В регистр 43 управления записываются управляющие разряды слов, читаемых из блока 9. При соответствующем признаке в команде, находящейся в регистре 38, содержимое ре-. гистра 43 передается в счетчик 37 команд. Таким образом, при выборке теста иэ блока 9 можно передавать управление разным программам,.xpa-. нимым в памяти 36, что позволяет изменять последовательность и состав операций устройства на разных этапах проверки объекта. Последовательность команд в пределах одной программы может изменяться с помощью команд условных переходов по результату сравнения, полученному от блока 4, что необходимо, например, при асинхронной ораганизации обмена с проверяемым объектом, когда в каждом такте проверки добавляются шаги, связанные с анализом состояния управляющих выходов объекта. При выполнении команд условных и безуслов» ных переходов новое состояние счет1042023

10 чика 37 формируется не увеличением

его предыдущего состояния на единицу, а путем передачи в него адреса из регистра 38.

Дополнительные шаги и соответственно команды в програЫле вводятся и тогда, когда требуется модифицировать тестовый набор в блоке 6 обработки информации перед передачей его на входы объекта, при записи реакций объекта в блок 9 памяти тестов и в некоторых других случаях.

При описанном ранее построении блок

6 обработки информации позволяет выполнять следующие операции

O WAR- Я сал P R (млр) К- и (o л Р) vR- R (са л PjО+ где К - операнд блока 5 сверхоперативной памяти или вектор иэ всех единиц, p - операнд из блока 9 памяти тестов, от генератора 8, от блока 4 сравнения или векториз всех единиц.

Состояние к триггеров 27 блока

6 обработки информации может быть записано в блок памяти тестов или в блок сверхоперативной памяти и использоваться в качестве операндов оС и в последующих операциях, При показанном на фиг. 2 построении блока 1 регистров и блока 4 сравнения можно изменять вид данных, получаемых от блока 4, в зависимости от состояния тех триггеров 13 блока 1, которые соответствуют выходам проверяемого объекта.

Если в эти триггеры записаны эталонные значения выходных сигналов, то блок 4 выдает вектор ошибок, в котором единицы соответствуют выходам объекта, на которых обнаружена ошибка, если в триггеры 13 записана константа "Нуль", то на выходы блока 4 передается фактическое со10 стояние выходов объектов, если константа "Единица", то инверсия этого состояния.

Главным технико-экономическим преимуществом предлагаемогс устройства по сравнению с прототипом является более высокое быстродействие и соответственно более высокая частота проверки объектов, достигаемая

О введением блока сверхоперативной памяти и блока обработки информации, которые обеспечивают совмещение во времени выборки и генерирования тестов с операциями управления каналами связи с объектом.

Приведенная типовая программа проверки синхронного объекта состоит для предлагаемого устройства из четырех шагов (команд). Аналогичная программа для устройства-прототипа содержит шесть шагов, каждый иэ которых включает одно обращение к бло. ку памяти тестов. Таким образом, при одинаковых скоростях элементов обоих устройств быстродействие пред35 лагаемого устройства оказывается в 1,5 раза выше, чем прототипа.

1042(23

Фиг.1

1042023

К3 к

1042023 к7 д О.Фиэ3 х ЦК7,8

Ое3

Составитель И. Сафронова

Редактор М. Келемеш ТехредМ.,Гефгель Корректор

0, Тигор.

Заказ 7129/49 Тираж 706

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Подписное

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4