Сумматор в избыточной двоичной системе счисления

 

1. СУМ14АТОР В ИЗБЫТОЧНОЙ ДВОИЧНОЙ СИСТЕМЕ СЧИСЛЕНИЯ, содержащий -блок формирования результата, . два DV-триггера, D-триггер и три RS-триггера, причем вход|Ь1 синхронизации блока формирования результата, DV-триггеров,и D-триггера подктаочег ны к шине синхронизации устройства, S- .и R-вхбды первого, второго и трртьего RS-триггеровподключены соответственно к прямому и инверсном выходам суммы первого DV-триггера, D-триггера и второго ВУ-триггера, D-вход D-триггера подключен к входу прямьас отрицательных значений пер-; вого слагаемого, отличают ийс я тем, что, с целью повышения быстродействия за счет уменьшения количества каскадов, в цепи получения суммы, сумматор содержит третий DV-триггер, четвертый RS-триггер и четыре элемента И-НЕ, причем вход; прямых положительных значений слагаемого устройства соединён с rtepвым входом первого элемента К-НЕ к .о первым входом второго элемента И-НВ, второй вход которого соединен с D-входом второго DV-триггера и с входом прямых отрицательных значений-второго слагаемого устройства, входы инверсных положительных значений первого и второго слагаемых устройств сое .динены, соответственно с первым и вторым входами третьего элемента И-НЕ и с первым и вторым D-входами первого DV Tpnrrepa, третий U-вход которого .соединен с входом инверсных отрицательйых значений второго слагаемого устройства, вход прямых положительных значений второго слагаемого устройства соединен с вторым входом первого элемента И-НЕ, выход которого соединен с первым V-входом первого DV-триггера, второй V-вход которого соединен с выходом второго элемента И-НЕ, третий вход которого соединен с третьим входом первого элемента И-НЕ и с S-входом первого RS-триггера, прямой выход которого соединен с первым В-входом третьего DV-триггера и с первым входе блока формирования результата, второй вход § которого подключен к инверсному .выходу первого RS-триггера и к первО му входу четвертого элемента И-НЕ, второй вход которого соединен с прямым выходом второго RS-триггера и с третьим входом блока формирования результата, четвертый вход которого , соединен с вторым О-входом третьего DV-триггера, прямой и инверсный выхо ды переноса которого подключены соответственно к пятому и шестому вхо .дам блока формирования результата, седьмой и восьмой входы которого сое | динены соответственно с прямым и инверсным выходами третьего RS-триггера , R-вход которого соединен с девятым входом блока формирования ре зультата, десятый вход которого соединен с V-вхрдом второго DV-триггера и с. выходом третьего элемента И-НЕ, третий вход которого подклйчен к S-входу третьего RS-триггера, прямой и инверсный выходы переноса второго DV-триггера соединены соответственно с одиннадцатым и двенадцатым входами .блока формирования результата , тринадцатый и четырнадцатый входы которого соединены соответственно с инверсным и прямым выходами четвертого RS-триггера, R-вход

Sr С 06 F 7/49

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

fIO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ - - «" ()ЯЯ.;

Ц,ОПИСАНИЕ ИЗОБРЕТЕН

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 3409565/18-24 (22).19.03.82 (46) 15.09.83. Бюл. В 34 (72) В.A.Tåëåêîâåö (71) Таганрогский радиотехнический институт им. В.Д.калмыкова . (53) 681 ° 325(088.8) (56) 1. Авторское свидетельство СССР

9 453691, кл.. 6 06 F 7/49, 1973. .-, 2..Авторское свидетельство СССР

9 717763, кл. t„ 06 F 7/49, 1979 (прототий). (54)(57) 1. СуИИАТОр В ИЗВЫТОЧНОЙ

ДВОИЧНОЙ СИСТЕМЕ СЧИСЛЕНИЯ, содержащий блок формирования результата, . два DV-триггера, 9-триггер и .три

RS-триггера, причем входы. синхрони-- задии блока формирования результата:,. .DV-xpsrrepos,и П-триггера подключе- . ны к laHHe синхронизации устройства, S- .и R-входу первого, второго и третьего RS-триггеров подключены соот- ветственно к прямому и инверсному выходам суммы первого DV-триггера, Втриггера и второго DV-триггера, D-вход D-триггера подключен к входу прямых отрицательных значений пер- вого слагаемого, о т л и ч а ю. ц и. и с я тем, что, с целью повышения быстродействия за счет уменьшения .количества каскадов в цепи получения .суммы, сумматор содержит третий

DV-триггер, четвертый RS-триггер ii четыре элемента И-НЕ, причем вход:" прямых положительных значений перщогс

-слагаемого устройства соединен с МЕрвым входом первого элемента и-НЕ к."опервым входом второго элемента -8I, второй вход которого соединен с

D-входом второго DV-триггера и с входом прямых отрицательных значений:::вто. рого слагаемого устройства, входу инверсных положительных значений первбго и второго слагаемых устройств сое,динены, соответственно с первым и вторым входами третьего элемента И-НЕ и с первым и вторым D-входами первого

DV-триггера, третий 0-вход которого соединен с входом инверсных отрица- тельных значений второго слагаемого устройства, вход прямых положительных значений второго слагаемого устройства соединен с вторым входом первого элемента И-НЕ, выход которого соединен с первым V-входом перaoro DV-триггера, второй Н-вход которого соединен с выходом второго элемента И-НЕ, третий вход которого соединен с третьим входом первого элемента И-НЕ и с S-входом первого

RS-триггера, прямой выход которого соединен с первым D-входом третьего

DV-триггера и с первым входом блока формирования результата, второй вход Е

O которого подключен к инверсному выходу первого RS-триггера и к перво-: му входу четвертого элемента И-НЕ, второй вход которого соединен с пря- С мым выходом второго RS-триггера н с третьим входом блока формирования,Я результата, четвертый вход которого соединен с вторым D-входом третьего

DV-триггера, прямой и инверсный выхо ды переноса которого подключены сост ветственйо к пятому и шестому вхо- . дам блока формирования результата, седьмой и восьмой входы которого сое динены соответственно с прямым и ин версным выходами третьего RS-триггера, R-вход которого соединен с демятым входом блока формирования ре". зультата, десятый вход которого соединен с Ч-входом второго DV-триг- гера и с выходом третьего элемента

И-НЕ, третий вход которого подключен к S-входу третьего RS-триггера, прямой и инверсный выходы переноса второго DV-триггера соединены соот-. ветственно с одиннадцатым и двенад-.. цатым входами блока формирования результата, тринадцатый и четырнадцатый входы которого соединены соответственно с инверсным и прямым выходами четвертого RS-триггера, R-вход

1042011 которого соединен с третьим входом четвертого элемента И-HE выход которого соединен с V-входом третьего

DV-триггера и с пятнадцатым входом блока формирования результата, шестнадцатый вход которого соединен с S-входом четвертого RS-триггера, прямой и инверсный выходы суммы третьего

DV-триггера подключены соответственно к R u S-входам четвертого RS-триггера, первый и второй выходы блока формирования результата являются соответственно выходами прямых и инверсных значений результата устройства.

2. Сумматор по п.1, о т л и ч аю ш и и с я тем, что блок формирования результата содержит два DY-триггера, дна RS-триггера и десять элементов И-НЕ, причем С-входы DV-триггерон подключены к первым входам первых шести элементов И-НЕ и к входу синхронизации блока формирования результата, первый и второй входы которого подключены соответственно к первым D -входам первого и нторого

DV-триггеров, вторые D-входы которых подключены соответственно к третьему и четвертому входам блока формирования результата, пятый вход которого подключен к вторым входам третьего и шестого элементов И-НЕ, а шестой вход — к вторым входам второго и пятого элементов И-НЕ, седьмой вход блока формирования результата подключен к первым входам седьмого и восьмого элементов И-НЕ, а восьмой вход блока формирования результата — к первым входам девятого и десятого элементов И-НЕ, вторые:входы седьмого и девятого элементов И-НЕ соедине. ны с инверсным выходом переноса пер-.

moro DV-триггера, вторые входы восьмого и десятого элементов И-НЕ соедидинены с инверсным выходом переноса. второго DV-триггера, девятый вход блока формирования результата подключен к второму входу первого и третье4 му входу шестого элементов И-НЕ, десятый вход блока формирования результата подключен к третьему входу

ПЕРВОго и четвертому входу шестого элементов И-НЕ, одиннадцатый вход блока формирования результата подключен к третьему входу третьего и второму входу четвертого элементов

И-НЕ, двенадцатый вход блока формирования результата подключен к чет-. вертому и пятому входам первого эле3

Изобретение относится к вычислительной технике и может быть использовано в вычислительных машинах и мента И-НЕ, к первому Ч-входу первого 0Ч-триггера, к третьему входу второго элемента И-НЕ и к пятому входу шестого элемента И-,НЕ, тринадцатый вход блока формирования результата подключен к третьим входам восьмого и девятого элементов

И-НЕ, третьи входы седьмого и десятого элементов И-НЕ соединены с четырнадцатым входом блока формирования результата, пятнадцатый нход которого подключен к четвертому входу второго и третьему входу пятого элементов И-НЕ, а шестнадцатый вход блока формирования результата подключен к пятому входу второго и к четвертому входу пятого элементов И-НЕ, шестые входы первого и второго элементов И-НЕ подключены к выходу седьмого элемента И-НЕ и к второму

V-входу первого DU-.òðèããåðà, прямой выход суммы которого подключен к первому R-,íêîäó первого RS-триггера и к седьмым входам первого и второго элементов И-НЕ, восьмые входы которых соединены с прямым выходом переноса первого DV-триггера, выход девятого элемента И-ЦЕ соединен с третьим входом второго элемента И-НЕ, выходы первого и второго элементов

И-НЕ подключены соответственно к пер. ному и второму S-входам первОго

RS-триггера, второй R-вход которого соединен с выходом третьего блока формирования результата, выход деся. того элемента И-НЕ соединен с первым V-входом второго DV-триггера, с третьим входом четвертого и с пятым входом пятого элементов И-НЕ, . выход восьмого элемента И-НЕ подключен к второму U-входу второго DV-триг гера, к четвертому входу четвертого

l и шестому входу пятого элементов

И-НЕ, прямой выход переноса второго

DV-триггера подключен к пятому входу четвертого и седьмому входу пятого элементов И-НЕ, прямой выход суммы второго DV-триггера соединен с шестым входом четвертого и восьмым входом пятого элементов И-НЕ и с первым

R-входом второго Rs-триггера, второй -вход которого подключен к выходу шестого элемента И-НЕ, первый и второй S-входы соединены с выходами соответственно четвертого и пятого элементов И-.НЕ, а прямой выход является вторым выходом блока формирования результата.

1 устройствах, работаюших в избыточной двоичной системе. счисления с цифрами

1,0 и 1.

Известно устройство для параллельного сложения двух чисел в нзбытоЧиой двоичной системе счисления, содержа щее в каждом разряде блоки формирования отрицательной суммы, положитель ной суммы, отрицательного переноса -, 5 положительного переноса и результа-. та (1) .

Недостатком известного устройства является большое количество оборудова ния, требуемого для его реализации 10 и кроме того, недостаточное быстродействие, определяемое задержками,соСтавных частей устройства (глубиноЯ схемы).

° Наиболее близким к изобретению яв-15 ляется устройство для сложения в из . быточной двоичной системе счислення ., содержащее блоки формирования отрицательной суммы и положительного перейоса, входы которых соединены с входными шинами положительных значений пер-. вого и второго аргументов и отрица-,, тельных значений второго аргумента, первый и второй элементы задержки,. входы которых подключены соответственно к выходу блока формирования отрицательной суммы и к входной шине отрицательных значений первого аргумента, блоки формирования положительной суммы и отрицательного переноса,, входы которых подключены к выходам - : ЗО блока формирования положительного переноса, первого и второго элемен- .. тов задержки, третий элемент задерж ки, вход которого соединен с выходом блока формирования положительной ::.-- 35 суммы, и блок формирования результата, соединенный с выходами блока формирования отрицательного переноса и тре- тьего элемента задержки (2),.

Однако это устройство отличает- 4p ся недостаточно высоким быстродействием, определяемым задержками логи-.: . ческих элементов и триггеров устРОЙ :. ства (глубина схемы равна 10) .

Цель изобретения — повьыение, .,::;.. 45 быстродействия сумматора.

Для достижения поставленной целй; сумматор в избыточной двоичной сис-, .. теме счисления, содержащий блок формирования результата, два DV-триг5п гера, D-триггер и три RS-..òðèããåðà : причем входы синхронизации блока ффф- мирования результата, DV-триггероа "". и Р-триггера подключены к шине ciiig-:; ронизации устройства, S- u R-вхоФ," 55 первого, второго и третьего RS-трйг, геров подключены соответственно к: прямому и инверсному выходам сум- мы первого DV-триггера, D- pmrrepa;,--

u второго DV-триггера, D-вход

D-триггера подключен к входу пря- ."-,",." .-,- 60 мых отрицательных значений первого; . . слагаемого,. содержит третий -DV-трйФ. гер, четвертый RS-триггер.и четыре элемента И-НЕ, причем вход пряьих положительных значений первого слара- 65

1 емого устройства соединен с первым входом первого элемента И-НЕ н с первым входом второго элемента И-НЕ второй вход кот рого соединен с

0-входом второго DY-триггера н с входом прямых отрицательных значений второго слагаемого устройства, входы инверсных положительных значений первого и второго слагаемых устройства соединены соответственно с первым н вторым входами третьего элемента

И-НЕ и с первым и вторым D-входами первого DV-триггера, третий D-вход которого соединен с входом инверсных отрицательных значений второго слагаемого устройства, вход прямых положительных значений второго слагаемого устройства соединен с вторым входом первого элемента И-НЕ, выход которого соединен с первым Ч-входом первого DV-триггера, второй Н-вход которого соединен с выходом второго элемента И-НЕ, третий вход которого соединен с третьим входом первого элемента И-НЕ и с S-входом первого

RS-триггера, прямой выход которого соединен с первым D-входом третьего

DV-триггера и с первым входом блока формирования результата, второй вход которого подключен к инверсному выходу первого .RS-триггера и к первому входу четвертого элемента И-НЕ, второй вход которого соединен с прямым выходом второго RS-триггера и с третьим входом блока формирования результата, четвертый вход которого соединен с вторым D-входом третьего

DV-триггера, прямой и инверсный выходы переноса которого подключены соответственно к пятому и шестому входам блока формирования результата, седьмой.и восьмой входы которого соединены соответственно с прямым и инверсным выходами третьего

RS-триггера, R-вход которого соеди,нен с девятым входом блока формиро-... вания результата, десятый вход которого соединен с Ч-входом второго

DV-триггера и с выходом третьего элемента И-НЕ, третий вход которого подключен к S-входу третьего RS-триггера, прямой и инверсный выходы переноса второго DV-триггера соединены соответственно с одиннадцатым и двенадцатым входами блока формирова-. йия результата, тринадцатый и,четырнадцатый входы которого соединены со.. ответственно с инверсным и прямым выходами четвертого RS-триггера, R-вход которого соединен с третьим входом четвертого элемента И-НЕ, выход которого соединен с Y-входом третьего ПЧ-триггера и с пятнаддатым входом блока формирования результата, шестнадцатый выход которого соединен с S-входом четвертого RS-триггера, прямой и -инверсный вы- . ходы суммы третьего DV-триггера подключены соответственно к R и 6-вхо1042011 дам четвертого RS-триггера, первый,и второй выходы блока формирования результата являются соответственно выходами прямых и инверсных значений результата устройства. 5

Кроме того, блок формирования результата содержит два ЦЧ-триггера, два RS-триггера и десять элементов

И-НЕ, причем С-входы DV.-триггеров подключены к первым входам первых 1Q шести элементов И-HE и к входу синхронизации блока формирования результата, первый и второй входы которого подключены соответственно, к первым D-входам первого и второго DV-триггеров, вторые D-входы которых подключены соответственно к третьему и четвертому входам блока формирования результата, пятый вход которого подключен к вторым входам третьего и.шестого элементов И-НЕ, а шестой вход - к вторым входам второго и пятого элементов И-HE седьмой вход блока формирования результата подключен к первым входам седьмого и восьмого элементов И-НЕ, а восьмой вход блока формирования результата — к первым входам девятого и десятого элементов И-НЕ, вторые входы седьмого и девятого элементов

И-НЕ соединены с инверсным выходом 30 переноса первого РЧ-триггера, вторые . входы восьмого и десятого элементов

И-HE соединены с инверсным выходом переноса второго DV-триггера, девятый вход блока формирования резуль- 35 тата подключен к второму входу перво-. го н третьему входу шестого элементов И-НЕ, десятый вход блока формирования результата подключен к третьему входу первого и четвертому входу 4О шестого элементов И-НЕ, одиннадцатый вход блока формирования результата подключен к третьему входу третьего и второму входу четвертого элементов И-НЕ, двенадцатый вход блока формирования результата подключен 45 . к четвертому и пятому входам первого элемента И-НЕ., к первому V-входу первого DV-триггера, к третьему входу второго элемента И-НЕ и к пятому входу шестого элемента H-HE, 50 тринадцатый вход блока формирования результата подключен к третьим входам восьмого и девятого элемен-., тов И-НЕ, третьи входы седьмого и десятого элементов И-НЕ соединены 55 с четырнадцатым входом блока форми рования результата, пятнадцатый вход которого подключен к четверто му входу второго и третьему входу пя того элементов И-НЕ, а шестнадцатый вход блока формирования результата подключен к пятому входу второго и к четвертому входу пятого элементов

И-НЕ, шестые входы первого и второго элементов И-НЕ подключены к выходу седьмого элемента H-HE и к второму 65

V-входу первого DV-триггера, прямой выход суммы которого подключен к первому R-входу первого RS-триггера и к седьмым входам первого и второго элементов И-НЕ, восьмые входы которых соединены с прямым выходом переноса первого DV-триггера, выход девятого элемента И-НЕ соединен с третьим входом второго элемента И-НЕ, выходы лервого и второго, элементов

И-НЕ подключены соответственно к первому и второму S-входам первого

RS-триггера, второй R-вход которого соединен с выходом третьего блока формирования результата, выход десятого элемента И-НЕ соединен с первым

V-входом второго DV-триггера, с третьим входом четвертого и с пятым входом пятого элементов<И-ЙЕ; выход восьмого элемента И-НЕ подключен .к второму V-входу второго DV-триггера, к четвертому входу четвертого и шестому входу пятого элементов И-НЕ, прямой выход переноса второ о

DY-триггера подключен к пятому вхо- . ду четвертого и седьмому входу пятого элементов И-НЕ, прямой выход суммы второго DV-триггера соединен с шестым входом четвертого, восьмым входом пятого элементов И-ЙЕ, и с первым R-входом второго RS-триггера, второй R-вход которого подключен к выходу шестого элемента И-НЕ, первый н второй S-входы соединены с выходами соответственно четвертого и пятого элементов И-НЕ, а прямой выход является вторым выходом блока формирования .результата.

На фиг.1 приведена структурная схема сумматора, на фиг.2 — функциональная схема блока формирования результата, на фиг.3 и.фиг.4 — функциональные схемы DV-триггера и

RS-триггера.

Первый D-вход первого DV-тригге-; ра 1 соединен с входной шиной 2 инверсных отрицательных значений второго слагаемого. Входная. шина 3 прямых положительных значений второго слагаемого подключена к второму входу первого элемента И-НЕ 4, первый вход которого соединен с первым входом второго элемента И-НЕ 5 и с входной шиной 6 прямых положительных значений первого слагаемого. Входные шины 7 и 8 инверсных положительных ,значений первого и второго слагаемых подключены к второму и третьему

D-входам т DV-триггера 1 и к перво му и второму входам третьего элемента И-НЕ 9. Входная. шина 10 прямых. отрицательных значений первого слагаемого подключена к D-входу D-триггера 11, а входная шина 12 прямых отрицательных значений второго слагаемого подключена к второму входу второго элемента N-HE 5 и к D-входу второго DV-триггера 13. Выходы перво го и второго элементов И-НЕ 4 и 5 соединены с входами РЧ-триггера 1, прямой выход суммы которого соединен с третьими входами элементов "

И-НЕ 4 и 5 и с S-входом RS-триггера 14, R-вход которого соединен с;: инверсным выходом суммы DV-триггера 1. Первый Р-вход триггера 15 соединен с первым входом блока 16 формирования результата и с прямым выходом 17 RS-триггера 14, инверсный выход 18 которого подключен к первому 10 входу четвертого элемента И-HE 19:и, к второму входу блока 16 формирования результата, четвертым входом соединенного со. вторым Р- входом DV-триг-: гера 15 и с инверсным выходом 20

RS-триггера 21, прямой выход 22 которого соединен с третьим входом:блока 16 формирования. результата и с вторым входом четвертого элемента И-,НЕ

19. Третий вход которого соединен: > с R-входом RS-триггера 23 и с прямым выходом суммы DV-триггера 15. Прямой и инверсный выходы суммы триггера

11 соединены соответственно с R- ti

S-входами RS-триггера 21, а пря-: мой выход cyme триггера 13 соединен 25 с S-входами RS-триггера 24 и с третьим входом третьего элемента И-НЕ:9, Одиннадцатый и двенадцатый входы блока 16 формирования результата соединены с.прямым и инверсным выхода- 30 ми RS-триггера 24. V-вход DV-триг-: гера 13 соединен с выходом 25 третьего элемента И-НЕ 9 и с десятым входом блока 16 формирования результата, пятый и шестой входы которого соеди- 35 иены соответственно с.прямым и инверс ным выходами переноса 26 и 27 блока 4), Инверсный и прямой выходы 28 и 29

RS-триггера 30 соединены соответст-венно с тринадцатым и четырнадцатым 40 входами блока 16 формирования результата, шестнадцатым входом соединен- ного с S-входом RS-триггера 30 и с инверсным выходом суммы 31 тригге- .

pcL 15, прямой выход суммы которого, соединен с R-входом RS-триггера 30 и с 45 первым входом четвертого элемента И-HE

19,выход 32 которого подключен к пятнадцатому входу блока 16 формирования результата и к Ч-входу DY-триг- гера 15. Входы синхронизации DV-триг- 50 геров соединены с шиной 33 управле- ния импульсов сумматора. Выходы 33

34 и 35 блока 16 формирования ре- . зультата являются выходами соответ ственно положительных и отрица,тельных значений результата сумматора.

Первый и второй входы 17 и 18:бло. ка 16 формирования результата сое -- ... динены с первыми D- âõîäàìè DV-триг- .. геров 36 и 37, третий и четвертый.:. входы 20 и 22 блока 16 подключены . к вторым D-входам DV-триггеров соответственно 37 и 36. Прямой выход суммы триггера 36 соединен с первыми входами седьмого и девятого эле- 65 ментов И-НЕ 38 и 39, выходы которых соединены с входами первого и второго элементов H-HE 40 и 41 и с

Ч-входами DY-триггера 36, инверсный выход суммы которого соединен с входами первого и второго элементов

И-HE 40 и 41 и с вторым R-входом

RS-триггера 42, первый R-вход которого соединен с выходом третьего элемента И-HE 43, à его S-входы подключены к выходам первого и второго элементов И-HE 40 .и 41. Инверсный выход переноса триггера 36 соединен с вхо- . дами первого и второго элементов

И-HE 40 и 41, а его вход синхронизации соединен с первыми входами первого и второго и третьего элементов

И-HE 40, 41 и 43 и подключен к входу синхронизации 33 блока, выходы 34 и 35 которого являются прямыми выхо.— дами RS-триггеров 42 и 44 соответственно. Одиннадцатый вход блока 16 формирования результата соединен с входом первого элемента И-HE 45 и с третьим входом пятого элемента И-HE 43.. второй вход которого соединен с пятым входом 28 блока. 16 и с входом шестого элемента И-HE 46. Входы элементов И-HE 41 и 46 подключены к шестому, шестнадцатому и пятнадцатому входам

27, 31 и 32 блока 16, седьмой и восьмой входы 47, 48 которо го подключены к вторым входам соответственно седьмого, восьмого и девятого, десятого элементов H-HE 49,50, 51, 52. Двенадцатый, девятый и десятый входы 53, 54 и 25 блока 16 подключены соответственно к четвертому, второму и третьему входам первого элемента И-НЕ:.

40 .и к пятому, третьему и четвертому входам шестого элемента И-HE 55, третий вход восьмого элемента И-НЯ 50 соединен с тринадцатым. входом 28 блока 16 и с третьим входом девятого элемента И-HE 51, третий вход седьмого элемента И-НЕ 49 соединен с третьим входом десятого элемента И-НЕ 52 и с

,÷åòûðíàäöàTûì входом 29 блока 16.

В каждом DV-триггере второй н третий входы его первого элемента И-HE

56 являются Ю-входами триггера, его

V-входы соединены с входами второго и третьего элементов И-HE 57,.и 58, а вход синхронизации триггера соединен с входами третьего и четвертого элементов И-НЕ 58 и 59. Выход второго элемента И-HE 57 подключен к входу четвертого элемента И-HE 59 и .соединен с прямым выходом 60 перено-. са триггера, инверсный выход переноса 61 которого соединен с входами второго и третьего элементов

И-HE 57 и 58 и подключен к выходу первого элемента И-НЕ 56. Выход третьего элемента И-HE 58 соединен с первым входом первого элемента

И-НЕ 56 и подключен к. прямому выходу суммы 62 триггера, инверсный выход суммы 63 которого соединен

1042011 с входамн второго и третьего элементов И-НЕ 5 и 58 и подключен к выходу четвертого элемента И-НЕ 59.

В RS-триггере R-входы соедине.ны с входами элемента И-HE 64, а

S-вход - элемента И-НЕ 65, выходы которых являются соответственно инверсным и прямым выходами RS-триггера.

Сумматор работает в избыточной двоичной системе счисления, в которой аргументы представлены цифрами 1,0 и 1. Входные аргументы (а и в) поступают в сумматор последовательным кодом, начиная со старmего разряда. Прямые положительные значения первого и второго ар» гументов подаются в сумматор по шинам 6 и 3 (а и в ) а их инверсные значения (а и в ) - по шинам

7 и 8 сумматора. Прямые отрицатель- . ные значения первого и второго аргументов подаются в сумматор по шинам 10 и 12 (а и Г) а инверсные отри- цательные значения второго аргумен,га (в-) - по шине 2 сумматора.

DY-триггер 1 совместно с элемен тами И-НЕ 4 и 5 формирует значение отрицательной суммы согласно формуле 1 при (а; + в„ $= 1

1 0 при tat + в(Ф 1

Логическое выражение для S имеет вид

5; =а,Ь,Ъ, ча „. b ; ча „b; или для инверсных, значений

5 =а+Ъ ча b. ча .Ъ .Ъ . (% i 411

Полученные значения $ и S" с выходов элементов И-НЕ 58 и 59

DV-триггера по импульсу синхронизации, поступающему на вход синхронизации триггера коммутации по управляющей шине 33 сумматора, поступают на S- u R-входы RS-триггера 14.

В RS-триггер 21 заносятся отрицательные значения первого аргумента.

РЧ-триггер совместно с элементом И-НЕ 9 формирует значение поло« жительного переноса согласно формуле

+ (2 при а, + в >0 0 при а+ + в, «с0

Логическое выражение для Р; име+ ет вид

Р . clt в„ ч Bt. или

При этом если а + ih .* 1, то

a RS-триггеры 14 и 21 заносятся логические единицы, соответствующие

1 и 2 соответственно.

Входными аргументами ПЧ-триггера 15 являются задержанные на один.такт значения отрицательной суммы

S; . и отрицательное значение первого аргумента а,:. . DV-триггер 15 совместно с элементом И-НЕ формирует значение суммы S, которая может быть как положительйой, так и отрицательной: в

S ! 1

Логическое выражение для имеет Вид с

aÄ< $; va<, $ у

Значения Р,, $, Р; I $, Я;.у, и. а; „ подаются в блок 16 формиро® вания результата, который формирует .положительное и отрицательное значения результата

DV-триггеры блоа 16 совместно с его элементами И-НЕ формируют зна30 чения

На входы элемента И-HE 41 пода50 ются значения Е (аналогично вхоФ дам элемента И-HE 40) и S инверсных выходов DV-триггера 4.

Эначение Z Е " Р; YS,- Z„с выходов элементов И-ЙЕ 40 и 41 подаютas íà S-входа К$-триггера 42 (на вхо- ды элемента И-НЕ 65), íà R-входы .(входы элемента И-ЙЕ 64,которого подаются значения Zi+ с инверсного выхода переноса триггера 36 и значение,($j Р; ) с выхода третьего эле+ мейта И-НЕ.43.

Таким образом, положительное зна65 чение результата формируетея согласно с,, o„- v P S „v Pà - оо "-

Элементы Q-HE 40, 41, 45 и 46 блока 16 являются дополнительными элементами, которые по своему функциональному значению соответствуют эле40 менту И-HE 58 DV-триггера. На входа элемента И-НЕ 40 блока 16 подают!

4ся значения Z с второго и четвертого выходов 61 и 63 DV-триггера (с выходов первого и четвертого эле ° ментов И-НЕ 56 и 59 триггера и с

45 выходов элементов И-HE 49 и 50), а также значение P, DV-триггера 13 и с выхода элемента И-НЕ 9.

1042011

ЪИражеииям для S- u R-входов RS-триггера 42 !

Rg4= Z " ЧБ< Pi. .5

Аналогично формируется отрицатель- ное значение результата согласно выражений

S . н Z SД VZ Р„, . 10

R = Z . VSi Р,, Окончательный результат Z подают с пряьых выходов RS-.òðèããåðîâ 42 и 44 5 на выходы 34: положительные значения и 35,(отрицательные значения," сумматора.

Все логические выражения реалиэуNTGJi основными и доцолнительнымн ;"клементами DV-триггеров суммматора и 2О триггеров блока 1б формирования-результата. ..Поэтому временная задержка прохождения .сигнала (глубина схемы)! составляет б t L i - задержка на

aIgigN элементе И-НЕ,). В устройстве:прототипе,в котором логические. выражения для отрицательной с„ ммы, поло«1 жительного переноса и промежуточной суммы реализуются с помощью двух двухразрядных комбинационных суммато. ров, временная задержка (глубина схемы) определяется задержками прохождения сигналов в cyMMaTQpax u и

D-триггерах, что составляет 12 ;

Таким образом, данное устройство имеет в 2 раза более высокое быстро.действие по сравнению с прототипом.

Для реализации сумматора в избыточной системе на основе наиболее быстродействующих ИС 500 ИМ 180 (одноразрядным комбинационный сумматор) и

ИС 500 ТМ 130 (D-триггер) требуется

4 ИС 500 ИИ 180 и ИС 500 ТИ 130. Прн этом временная задержка составит

12t 12 нс.

При изготовлении предлагаемого сумматора в интегральном исполнении (одна БИС), он дает временную saдержку от б (при ЭСЛ технологии) до

60 нс (при технологии H23I), что по-. зволяет производить суммирование с частотой синхронизации более 10 Мгц, т.е. повысить быстродействие сум,матора в два раза.

1042011

2б

21

2Ф

Составитель Н.Захаревич

Редактор О.Колесникова Техред.И.ГайдУ Корректор О.Билак

Заказ 7129/49 Тираж 70б Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий а е

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4