Микропрограммное устройство управления

 

1. МИКРОПРОГРАММ НОЕ УСТРОЙСТВО УПРАВЛЕНИЯ, содержащее первый и второй блоки памяти микрокоманп первый и второй регистры адреса, 1Ю1)вый и второй регистры микрокоманд, ilepebdi и второй коммутаторы, формировагепь тактовых импульсов, первый и вторсй формирователи адреса, первый и второй триггеры управления, первый и второй элементы И, блок алеиентов ИЛИ,, причем входы логических условий устройства соединены с первыми информационШьши входами первого и второго формирователей адреса, выходы которых соединены с первыми входами соответЬтвенно первого: и второго регистров адреса, вход кода операции устройства соединен . с вторыми информационными входами йёрвшго и второго регистров адреса, выходы которых соединены с информационными входами соответственно первого и второго блока памяти микрокоманд, выходы первого и второго элементов И соединены с управляющими входами соответственно 1юрвого и второго блоков памяти микрокоманд , выходы которых соединены с входами соответственно первого и второго регистров микрокоманд, первые управляю шие выходы первого и второго регистров микрокоманд соединены с единичными входами соответственно первого и второго триггеров управления, выходы микроопераций первого и второго регистров микро команд соединены соответственно с первым и вторым входами блока элементов ИЛИ, выход которого является выходом микроопераций устройства, выход адреса первого регистра микрокоманд соединен с первыми информационными входами первого и второго коммутаторов, выход адреса второго регистра микрокоманд соединен с вторыми информационными входами первого и второго коммутаторов,; выходы которых соединены с вторыми (Л информационными входами соответственно первого и второго формирователей адреса , отличающееся тем, что, с целью повьщ1ения производительности, в устройство дополнительно введены схема сравнения, третий, четвертый и пятый триггеры управления, третий и вертый коммутаторы, третий, четвертый, о пятый, шестой, седьмой и восьмс элемен00 ты И, первый, второй, третий, четвертый, ю гштый, шестой и седьмой элементы ИЛИ, первый и второй элементы И-НЕ и одноСП вибратор, причем вход кода операции ycTV ройства через первый элемент ИЛИ соединен с единичными входом третьего триггера управления, единичный выход которого соединен с входом формирова- . теля тактовых импульсов, первый выход формирователя тактовых импульсов соединен с нулевыми входами триггеров полей микроопераций первого и второго регистров микрокоманд и с первыми информационными вхопами третьего и чеч%

C0}03 СОВЕТСКИХ

СОЦЙАЛИСТИЧЕСНИХ

РЕСПУБЛИК

„„SU„„1020825

g(g) Q 06 Г 9/22; С} 06 Г 11/00

ОПИСАНИЕ ИЗОБРЕТЕНИМ ., »» с

Н АВТОРСИОМ,Ф СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21 ) 3396074/1824 (22) 18.02.82 (46) ЗО.OS.83. В . М 20 (72) В. С. Харченко, С. Н. Ткаченко и Г. Н. Тимонькин (53) 681.3 (0.88.8) . (56) 1. Авторское свидетельство СССР . Ж 437072, кл. Q 06 F 9/12, 1974.

2. Авторское свидетельство СССР

М 451080, кл. Cj 06 F 9/12, 1974.

3. Авторское свицетельство СССР

М ВЗОЗВЗ, кл. Q 06 F 9/22, 1981

- (прототип). (54) (57) 1. МИКРОПРОГРАММНОЕ УСТPOHCTBO УПРАВЛЕНИЯ, .содержащее первый и второй блоки памяти микрокоманц, первый и второй регистры ацреса, первый и второй регистры микрокоманц, первый и второй коммутаторы, формирователь тактовых импульсов, первый и второй.формирователи адреса, первый и второй триггеры управления, первый и вто рой элементы И, блок элементов ИЛИ, причем входы логических условий устройства соединены с первыми информацион ными входами первого и второго формирователей ацреса, выхоцы которых соединены с первыми вхоцами соответственно первого: и второго регистров ацреса, вход кода операции устройства соединен . с вторыми информационными входами йервего и второго регистров ацреса, выхоцы которых соединены с информационными пходами соответственно первого и второго блока памяти микрокоманц, выходы первого и второго элементов И соецинены с управляюшими входами соответственно первого и второго блоков памяти микро команд; выходы которых соецинены с вхоцами соответственно первого и второго регистров микрокоманд, первые управляю- шие выходы первого и второго регистров микрокоманц соединены с ециничными вхо дами соответственно первого и второго триггеров управления, выхоцы микроопе раций первого и второго регистров микро команд соединены соответственно с пер вым и вторым вхоцами блока элементов ИЛИ, вьиоц которого является выходом микроопераций устройства, выход адреса первого регистра микрокоманд соединен с первыми информационными входами первого и второго коммутаторов, выход ацреса второго регистра микрокоманд соединен с вторыми информационными вхоцами первого и второго коммутаторов, Я выходы которых соецинены с вторыми информаиионными вхооами соответственно (/) первого и второго формирователей адреса, о т л и ч а ю щ е е с я тем, что, с целью повышения произвоцительности, Я в устройство цополнительно ввецены схе» ма сравнения третий, четвертый и пя тый триггеры управления, третий и чеъ - C вертый коммутаторы, третий, четвертый, . М . пятый, шестой, сецьмой и восьмой элемен- © ты И, первый, второй, третий, четвертый, (ф пятый, шестой и седьмой элементы ИЛИ, Я первый и второй элементы И-НЕ и оцно- ф вибратор, причем вхоц коца операции уст ройства через первый элемент ИЛИ соединен с ециничными вхоцом третьего триггера управления, единичный выхоц которого соецинен с вхоцом формирова-; «ф» теля тактовых импульсов, первый выхоц формирователя тактовых импульсов сое» динен с нулевыми входами триггеров ll&» лей микроопераций первого и второго регистров микрокоманц и с первыми ин формационными вхопами третьего и чет(}+23

102 вертого коммутаторов, выходы которых соецинены с первыми входами сооТае отвеяно первого и второго элементов И, второй и третий выходы формирователя тактовых импульсов соединены соответ ственно с вторыми и третьими информа» ционными входами третьего и четвертого коммутаторов, единичный выход четвер» того триггера управления соединен с пер выми управляющими входами третьего и четвертого коммутаторов, первыми вхо» дами третьего, четвертого и пятого эле ментов И, первого и второго элемен» тов И-НЕ, выходы которых соецинены с вторыми входами соответственно первого и второго элементов И, второй управпяющий выход первого регистра микроко манц соединен с первыми вхоцами вто рого и третьего элементов ИЛИ, выход которого соединен с первым управляющим входом первого коммутатора, второй управляющий выхоц второго регистра микро команд соединен с первым вхоцом четвер» того и вторым входом второго элемента ИЛИ, выход которого соединен с Т вхоцом пятого триггера управления, еди-. ничный выход пятого триггера управления соецинен с вторыми управляющими входами третьего и четвертого коммутато» роа, нулевой выход пятого триггера соецинен с третьими управпяющими входами . третьего и четвертого коммутаторов, третьи управляющие выходы первого и вто рого регистров микрокаманд через пятый элемент ИЛИ соединены с единичным входом четвертого триггера управлении, нулевой выхоц которого соединен с вторым управляющим вхоцом первого коммутатора и первым управляющим входом вто .рого коммутатора, нупевые выходы первого и. второго триггеров управления сое цинены с вторыми входами соответствен " но третьего и пятого элементов И, вы ходы которых соединены с. вторыми вхо дами соответственно третьего и четвертого элементов ИЛИ, выход которого соединен с вторым управпяющим входом второго коммутатора, третьи управляю

mae входы первого и второго регистров микрокоманд соединены с третьими управляющими входами соответственно пе рвого и второго коммутаторов, единичный выход первого триггера управления соеци нен с вторым.входом первого элемента И НЕ и первым входом шестого эле мента И, единичный вьиод второго триг гера управления соецинен с вторым вхо цом второго элемента И-НЕ и вторым входом шестого элемента И, выход к торого ooegHHeH с первыми входами сець» мого и восьмого элементов И и через оцновибратор» с нулевыми входами пер» вого, второго и четвертсн о триггеров управления, выходы адреса первого и второго регистров микрокоманд соецинены соответственно с первым и вторым входами схемы сравнения, прямой и инверс ный выход которой соединен с вторыми; вхоцами соответственно сецьмого и восьмого элементов И, выхоц седьмого элемента И соединен с третьими вхоцами третьего и четвертого элементов ИЛИ, выход восьмого элемента И соецинен с первыми входами шестого и седьмого элементов ИЛИ, выходы которых соецинены соответственно с нулевым вхоцом третьего триггера управления и выходом ошибки устройства, выход конца операции блока элементов ИЛИ соединен с вторыми вхоцами шестого элемента ИЛИ и четвертого элемента И, выход которо го соединен с вторым входом седьмого элемента ИЛИ.

2. Устройство йо п. 1, о т л и ч а ющ e e с я. тем, что формирователь mcтовых импупьсов соцеркит генератор так товых .импульсов, триггер, первый, вто» рой и третий элементы И, элемент эа цержки и элемент ИЛИ, причем вход формирователя тактовых импульсов и выход генератора тактовых импульсов соединены соответственно с первым и вторьпн входами первого элемента И, выход которого соединен со счетным входом триггера и чврез элемент задеркки - с первыми вхоцами второго и третьего элементов И, выход элемента ИЛИ является первым выходом формирователи тактовых импульсов, ециничный и иупевой выходы триггера соединены с вторыми входами соответственно третьего и второго элементов И, вы ход которого соецинен с первым входом эпемента ИЛИ и вторым выхоцом форми; рователя тактовых импульсов, выход

: третьего элемента И соединен с вторым входом элемента ИЛИ и третьим выхоцом формирователя тактрвых импульсов.

25 2

/ геров управления, выходы микроопераций первого и второго регистров микрокоманц соецинены соответственно с первым и вто рым входами блока элементов ИЛИ, выход которого является выходом микроопера ций устройства, выход адреса первого регистра микрокоманц соецинен с первыми информационными вхоцами первого и вто рого коммутаторов, выход ацреса второго регистра микрокоманп соединен с вторыми информационными вхоцами пер» вого и второго коммутаторов, выхоцы ко торых соединены с вторыми информационными входами соответственно первого и . второго формирователей адреса (31

Недостатком устройства является низ

4 кая проиэвопительность, которая обуслов лена отсутствием технических средств, обеспечивающих реализацию параллельных микропрограмм и возможность изменения .последовательности поступления тактовых импульсов схемы при последовательном выполнении двух четных (нечетных) микро команд.

При этом поц параллельной понимается микропрограмма, в которой в одном так те может формироваться две и более микрокоманд. Для реализации параллель ных микропрограмм необхоцимы техничес к кие средства, реализующие операторы распараллеливания, отсутствие которых и обуславливает низкую нроизвоцительность.

Кроме того, дополнительное снижение производительности вызвано тем, что при наличии в послецовательных учао гках то» .чек схожцения в микропрограмму цолжны вводиться специальные пустые микроко манцы, которые обеспечивают выравни вание участков по четности. Это свяэа но с реализацией жесткой синхронизации, т.е. к каждому блоку памяти постоянно привязан оцин и тот же импульс.

1Яель изобретения — повышение произ оцительности устройства.

Поставленная цель цостигается тем, то в микропрограммное устройство управления, соцеркащее первый и второй блоки памяти микрокоманц, первый и вто рой регистры ацреса, первый и второй регистры микрокоманц, первый и второй оммутаторы, формирователь тактовых им» льсов, первый и второй формирователи дреса, первый и второй триггеры управ» ния, первый и второй элементы И, блок ментов ИЛИ, причем вхоцы логический словий устройства соецинены с первыми ормационными вхоцами первого и второ о формирователей адреса, выхоцы которых оецинены с первыми вхоцами cooTBG

1 10208

Изобретение относится к цифровой вы числительной. технике и может быть использовано при разработке микропрограммных устройств управления параллельных вычислительных и управляющих систем.

Известно микропрограммное устрой5 ство управления, соцеркащее блоки памяти, регистры микрокоманд и регистры адреса, формирователи адреса, триггеры, элементы И glj- .

Известно. микропрограммное устройство управления, содержащее блоки памяти, регистры адреса, коммутаторы, триггеры, элементы И f2): .

Недостатками известних устройств

15 являются ниэкам Йроиэи Одительность и узкие функциональные воэможности, что обусловлено непроизводительными затратами времени при необходимости повторного считывания информации из оцного

20 блока памяти, когца после четной (нечетной) микрокоманцы слецует четная {нечетная) микрокоманда. Кроме того, структура аналот ов не -позволяет реализовать параллельные микропрограм- 25 . мы и не обеспечивает оперативный контуюль функционирования.

Наиболее близким к прецлагаемому является микропрограммное устройство управления, содержащее первый и второй блоки памяти микрокоманц, первый и

30 второй регистры ацреса, первый и.второй регистры микрокоманц, первый и второй коммутаторы, формирователь тактовых импульсов, первый и второй формировате» ли адреса, первый и второй. триггеры уп 35 равления, первый и в горой элементы И, блок элементов ИЛИ; причем входы логических условий устройства соецинены с первыми информационными вхоцами перво,го и второго формирователей адреса, выходы которых .соецинены с первыми входами соответственно первого и второго регистров адреса, вход коца операции в устройства .соецинен с вторыми информационными вхоцами первого и второго 45 ч регистров ацреса, выхоцы которых соеци. нены с информационными вхоцами соответственно первого и второго блоков па мяти микрокоманц, выхоцы первого и второго элементов И соединены с управ 50 к ляющими вхоцами соответственно первого пу и второго блоков памяти микрокоманц, а выходы которых соецинены с вхоцами JIB соответственно первого и второго регистр эле ров микрокоманц, первые управляющие 55 . у выхоцы первого и второго регистров микро- инф команд соединены с ециничными входами соответственно первого и второго триг- с з 1020 ственно первого и второго регистров ац реса, вход коца операции устройства сое цинен с вторыми информационными входа» ми первого и второго регистров ацреса, вьмоцы которых соединены с информаци

5 онными входами соответственно первого и второго блоков памяти микрокоманд, выходы первого и второго элементов И соединены o óïðaâëÿþùèìè входаМи со ответственно первого и второго блоков памяти микрокоманц, выхоцы которых соединены с вхоцами соответственно первого и второго регистров микрокоманд, первые управляющие выходы первого и второго peFHGTpoB микрокоманд соеднне ны с единичными входами cooTeeTcraeHно первого и.второго триггеров управления, выхоцы микроопераций первого и второго регистров микрокоманц соецине ны соответственно с первым и вторым вхацами блока элементов ИЛИ, выход которого является выхоцом микроопераций устройства, выход адреса первого регистра микрокоманд соединен с первы ми информационными входами первого и второго коммутаторов, выход адреса вто рого регистра микрокоманд соединен с вторыми информационными вхоцами первого и второго коммутаторов, выходы кото рых соединены с вторыми информационными входами соответственно первого и второго формирователей адреса, цополнительно введены схема сравнения, третий, четвертый и пятый триггеры управления, третий и четвертый коммутаторы, третий, четвертый, пятый, шестой, седьмой и восьмой элементы И, первый, второй, третий, четвертый; пятый, шестой и седт мой элемейты ИЛИ, первый и второй эле менты И-НЕ и одновибратор, причем вход кода операции устройства череэ первый

40 элемент ИЛИ соединен с единичным входом третьего триггера управления, единичный выход которого соецинен с вхоцом .формирователя тактовых импульсов, пе р вый выход формирователя тактовых им пульсов соецинен с нулевыми входами триггеров полей микроопераций первого и второго регистров микрокоманд и с, первыми информационными входами третьего и четВертого коммутаторов, выходы5О которых соецинены с первыми входами соответственно первого и второго элементов И, второй и третий выходы формирователя тактовиж импульсов соецине ны соответственно с вторыми и третьими 55 информационными входами третьего и чет-: вертого коммутаторов, единичный выход четвертого триггера управления соединен, 825 4 с первыми управляющими вхоцамй третьего и четвертого коммутаторов, первыми входами третьего, четвертого и пятого элементов И, первого и второго элемен» тов И«НЕ, выходы которых соецинены с вторыми вхоцами соответственно первого и второго элементов И, второй управляющий выход первого регистра микрокоманд соединен с первыми входами второго и третьего элементов ИЛИ, выход которого соединен с первым управляющим вхоцом первого коммутатора, второй управляющий выхоц второго регистра микрокоманд соецинен с первым вхоцом чет» вертого и вторым входом второго элемента ИЛИ, выхоц которого соецинен с Т-входом пятого триггера управления, единичный выхоц пятого триггера управ ленин соединен с вторыми управляющими входами третьего и четвертого коммутаторов, нулевой выход пятого триггера соединен с третьями управляющими входами третьего и четвертого коммутаторов, третьи управляющие выходы первого и второго регистров микрокоманц .череэ пятый элемент ИЛИ соецинены с единичным входом четвертого триггера управления, нулевой выход которого соецинен с вторым управляющим входом первого коммутатора и первым управляющим входом второго коммутатора, нулевые выхоцы первого и второго триггеров управления соецинены с вторыми вхоцаьи соответственно третьего и пятого элементов И, выхоцы которых соединены с вторыми входами соответственно третьего и четвертого элемен тов ИЛИ, выход которого соединен с вторым управляющим входом второго ком мутатора, третьи управляющие выхоцы первого и второго регистров микрокоманд соединены с третьими управлявшими входами соответственно первого и второго коммутаторов, единичный выхоц первого триггера управления соединен с вторым входом первого элемента И-HE и первым входом шестого элемента И, единичный выхоц второго триггера управления соединен с вторым входом второго элемента И-НЕ и вторым входом шестого элемента И, выход которого соединен с первыми входами седьмого и восьмого элементов И и через оцновибратор - с нуле вымя входами первого, второго и четвертого триггеров управления, выхоцы ацреса первого и второго регистров микрокоманд соединены соответственно с первым и вторым входами схемы сравнения, прямой и инверсный выход которой соецинен с вторыми входами соответственно седьмого

5 10208 и восьмого элементов И, выход сецьмого элемента И соединен с третьими входами третьего и четвертого элементов ИЛИ, выхоц восьмого элемента и Соединен с первыми входами шестого и седьмого эле 5 ментов ИЛИ, выхоцы которых соединены

: соответственно с нулевым входом третье го триггера управления и;выходом ошибки устройства, выход конца операции блока элементов ИЛИ соединен с вторыми вхо- t0 цами шестого элемента ИЛИ и четвертого элемента И, выход которого соединен с . вторым вхоцом седьмого элемента ИЛИ.

Кроме того, формирователь тактовых .импульсов содержит генератор тактовых 15 импульсов, триггер, первый, второй и тре. тий элементы И, элемент задержки и элемент ИЛИ, причем вхоц формировате» ля тактовых импульсов и выход генератора тактовых импульсов соединены соответ» 2О ,ственно с первым и вторым вхоцами nepsoro элемента И, выхоц которого соединен со счетным вхоцом триггера и через элемент зацержки - с первыми входами второго и третьего элементов И, выхоц 25 элемента HJJH является первым выхоцом. формирователя тактовых импульсов, единичный и нулевой BbIxonbI триггера соединены с вторыми входами соответственно третьего и второго элементов И, выхоц о

:которого соединен с первым входом эле» мента ИЛИ и вторым BblxofloM формирователя мктовых импульсов, -выход тре.. тьего элемента И соецинен с вторым входом элемента ИЛИ и третьим выхоцом

35 формирователя тактовых импульсов.

Сущность изобретения состоит в повы шенин производительности устройства пу. тем реализации как последовательных, так и параллельных -микропрограмм, управления синхронизацией считывания микрокомана, организации оцеративного контроля правильности выполнения параллельных микропрограмм.

Структура устройства позволяет реаль

45 зовать либо оцну последовательную микро программу, либо выполнить параллельную микроцроГрамму.

Для выполнения параллельных ветвей в микропрограмме введена специальная метка микроопе рация, реализующая one50 ратор распараллеливания и обеспечивающая управление перестройкой. структуры иэ исходной -двухплечевой s параллельную.

Кроме того, цля реализации оператора объединения параллельных ветвей также ввецена специальная метка, указывающая на окончание параллельной микропрограммы»

Управление синхронизацией устройства осуществляется путем формирования сигнала микрооперации окончания послецова тельной ветви перец точкой схождения, если после четной (нечетной) микрокоманцы выполняется четная (нечетная) микро команда.

Для организации оперативного контроля .использованы цве специфические особен ности параллельных микропрограмм: ацресные части послецних микрокоманц параллельно выполняемых микропрограмм цолжны совпадать, сигнал "Конец опера ции" может быть выцан только в послецо вательной части параллельной микропрот раммы.

Организация контроля, основанного на проверке выполнения этих двух правил, позволяет повысить достоверность функци» онирования параллельного микропрограм много устройства управления благодаря воэможности обнаружения искажений функ ции переходов (ацресных цепей) при вы полнении параллельных участков.

На фиг. 1 привецена функциональная схема микропрограммного устройства управления; на фиг. 2 - функциональная схема первого и второго формирователей

agpeca; на фиг. 3 — формат микрокоманц, на фиг. 4 - временная циаграмма работы устройства.

Функциональная схема параллельного микропрограммного устройства управления с контролем {фиг. 1) соцержит схему 1 сравнения, сецьмой 2 и восьмой 3 эле менты И, шестой элемент ИЛИ 4, третий триггер 5 управления, третий эле мент ИЛИ 6, первый коммутатор 7, первый формирователь 8 адреса; первый. регистр 9 адреса, первый блок 10 памя ти микрокоманц, первый регистр 11 микро команд, в состав которого вхоцят поля 12

iацреаа, поля 13 микроопераций, поля 14 метки. конца параллельной микропоцпрот раммы, поля 15 метки начала параллель ной микропрограммы и поля 16 метки управления синхронизацией, первый триг гер 17 управления, шестой элемент И 18, сецьмой элемент ИЛИ 19, третий элемент И 20, первый 21 и второй 22 эле» менты ИЛИ, пятый триггер 23 управле« ния, пятый элемент ИЛИ 24, четвертый триггер 25 управления, четвертый эле мент ИЛИ 26, вторые коммутатор 27, формирователь 28 ацреса, регистр 29 адреса, блох 30 памяти микрокоманц и регистр 31 микрокоманц, в состав «о торого входят метки 32 управления синхронизацией, метки 33 начала парал

7 1020В лельйой микроподпрограммы, метки 3436 конца параллельной микронодпрограм мы, микроопераций и адреса, блок эле» ментов ИЛИ 37, оцновибратор 38, второй триггер 39 управления, четвертый 40 у и пятый 41 элементы И„формирова ..:..тель 42 тактовых импульсов, состоящий из генератора 43 тактовых импульсов, первого элемента И 44, триггера 45, второго 46 и третьего 47 элементов И Я и элемента ИЛИ 48; линия задержки 49, третий 50 и четвертый 51 коммутаторы, второй 52 и третий 53 элементы И-НЕ, второй 54 и первый 55 элементы И, вход 56 логических условий, вход 57 И кода операции и выход 58 ошибки уст» ройства соответственно; выход 59 (60)

I поля метки управления синхронизапиа ей 16 (32) регистра 11 (31), первый (второй) вход второго элемента ИЛИ 22, 2о первый вход третьего (четвертого) элемента ИЛИ 6 (26), выход 61 третье го (пято1о 62) элемента И 20 (41), второй вход третьего (четвертого) элемента ИЛИ 6 (26); единичный выход 63 2S первого (второго 64) триггера управлв ния 17 (39), первый (второй) вход weмента И 18, второй вход первого (вто рого) элемента И-НЕ (53 {52); единич ный 65 (нулевой 66) выход пятого триг-2В гера 23 управления, третий (второй) уп равляющий вход третьего коммутатора 50, второй (третий) управляющий вход четвертого коммутатора 51; выход 67 вто рого (первого 68) элемента И 54 (55), з управляющий вход первого (второго) бло ка 10 (30) памяти микрокоманде первый выход 69 формирователя тактовых импульсов и второй 70 (третий 71} выход фор мирователя тактовых импульсов, второй

{третий) информационный вход третьего 50. и четвертого 51 коммутаторов; выход 72 микроопераций устройства, выход 73 микроопераций Конеп операции".

25 8 ного адреса s соответствии с кодом oneрадин.

Средства пуска и синхронизации включают формирователь 42 тактовых импуль сов, триггер 5, элементы ИЛИ 4 и" 21.

: Эти средства выполняют функции пуска устройства после прихода кода операции, формирование тактовых импульсов и остановка устройства при появлении сигнала ошибки или конца операции.

К средствам управления синхронизаци ей относятся триггер 23, коммутаторы 50 и 51, элементы И-НЕ 52 и 53, элементы И 54 и 55, элемент ИЛИ 22. Указанные элементы обеспечивают управление синхронизацией в зависимости от рв» жима работы. При выполнении последовательных микропоцпрограмм осуществляется попеременное считывание информации из блоков памяти 10 и 30. В точках изме нения последовательности тактовых импульсов, когда после четной (нечетной) микрокоманды должна идти четная (нечетная), по метке М производится из4$

На фиг. 2 представлен блок 74 еаементов И, сумматор 75 по модулю два, вход 76 кода логических условий .> вход 77 модифицируемой части адреса, вход 78 модифицированных разрядов ад30

pe08„

Формат микрокоманды (фиг. 3) со держит лоле адреса А, микроопераций МО и меток М„, Мя& и М, причем:

1, если микрокоманда является

М последней в параллельной микропрограмме& О, в противном спучае;

М - 1, если микрокоманда предшествует началу параллельной микропрогграммы;

О, в противном случае

М = 1, если после нечетной (четной) должна следовать .нечетная (четная) микрокоманда;

О, в противном случае, Нумерация полей на фиг. 3 соответ»ствует их нумерации, принятой на фиг. 1.

На временной диаграмме (фиг. 4) по казаны изменения сигналов в наиболее характерных точках схемы. Числа на оси ординат указывают номера точек схемы выходов элементов,, v время очи и

ТЫ&&&И& V&&PO«O»&& И& &&&&0& 10 (30) памяти и задержки сигнала на одновибраторе 38, В устройство условно могут быть вы пелены средства хранения и считывания микрокоманд, пуска и синхронизании, управления синхронизацией, управления адресацией и распараллеливанием, контро ля и хранения и считывания микрокоманд.

К средствам хранения и считывания микрокоманц относится формирователи 8 и 28 адреса, регистры 9 и 29 адреса, блоки 10 и 30 памяти микрокоманд, регистры 11 и 31 микрокоманд, блок 37 элементов ИЛИ. Эти узлы обеспечивают хранение последоваезльных и параллельных микроподпрограмм, формирование адресов очередных микрокоманд в зависимости от кода и значений логических условий, а также формирование началь9 - 1 0208 менение привязки номера синхроимпульса к номеру блока памяти. При этом из одного блока памяти поцряц считывается

RBe мнк роком&нцы.

Средства управдения ацресацией и распараллеливанием, состоят нз коммута торов 7 и 27, триггеров 17, 25 и 39, элементов И 18, 20 и 41, эдемен ... тов ИЛИ 6, 24 и оцноиибратора 38, ко» . тарыэ выполняют фуцащщ управления - 1О адресными цеияъщ i,Ìâèñèìoñòè от .режима работа -М ФМф:- мнкроцрограммы;

3ВВФ@мйиЖ щ@ффМЖ распараллеливания афти:."МцФжЩФ К:::-36йиопнению параллельных l абй4Вйнейия в тачках схожцения паралММВных микройоцпроГрамм.

К срецствам контроля устройс Гва от» иоаятся схема 1 сравнения, элементы И 2, 3 и 40, элемент ИЛИ 19. Указанные щ элементы осуществляют оперативный контроль функционирования устройства при выполнении параллельных микропоцпро рамм. Схема 1 сравнения производит сравнение ацресных частей микрокоманц, М которые являются последними в парал« лельных микропоцпрограммах, и формирует сигнал ошибки при их несовпаценни. Эдемент И 40 контролирует выцачу микро- операций "Конец операции", который цол щ жен выдаваться только при выполнении последовательной части микропрограммы, Элемент ИЛИ 19 формирует сигнал ошиб ки.

Предлагаемое yerpo5cvao работает в 35 двух режимах реализации послецовательной -и параллельной части микропрограмм..

Реализация посдецонательных микропоцпрограмм. В исхоцном состоянии все элементы памяти находятся в нуле. Вхоцы йачадьной установки условно по схемене пакаааны. После прихоца кода операции на вход 57 сигнал с выхоца элемен» та ИЛИ 21 устанавливает триггер 5 в единичное состояние, который разрешает формирование тактовых имрульсов форми рователем 42. При этом открывается элемент И 44 импульсы с генератора 43 поступают на триггер 45, а затем в за» висимости от его состояния с выходом элементов И 46, 47 и ИЛИ 48 выдаются

50 на выходы 69-71 этого формирователя (фиг. 4).

Перец считыванием очерецйой микро

«оманцы тактовый импульс с выхоца 69 производит обнуление операционных полей регистров 11 и 31.

- . Тактовый импульс с выхоца 70 (71) через коммутатор 50 (5 1 ), эле25 .10 мент И 55 (54) поступает на управляю щий вход 67 (68) блока 10 (30) па- . мяти микрокоманц и в соответствйи с a@ расом, записанным в регистре 9 (29), .из этого блока считывается микрокоман да. Ацресная часть микрокоманцы;(включая кац логических условий) из по ля 12 (36) регистра 11 (31) через коммутатор 27(7) передается в формирователь адреса 28 (8). В формирова теде (фиг. 2) осуществляется моцифика» ция адреса. Блох элементов И 74 осу» ществляет маскирование значений логичео ких условий в соответствии с коцом на вхоце 76, а сумматор 75 по моцулю nsa пронзвоцит модификацию переменной час ти адреса, поступающей на вход 77.

С выхоца формирователя 28 (8) ацрес. слецующей микрокоманцы заносится s рэгистр 29 (9). По очерецному тактово му импульсу с выхоца 71 (70) формиро ватедя 42 ачерецная микрокоманца очи тывается из бпока 30 (10).

Если после нечетной (четной) микро» команды из блока 10 (30) вновь цопжна быть считана нечетная (четная) микро команда, то а поле 16 (32) этой. микро команцы записывается ециница, по кото рой затем триггер 23. устанавливается в единичное состояние. В результате на выхоце 65 коммутатора 50 (51) появ» ляется разрешающий сигнал, который раз решает рохожцение тактового импульса. с выхоца 70 (71) формирователя 42 через цанный коммутатор и элемент И 68 (54) на управляющий вхоц 67 (68) бпо ка 10. (30) памяти. Таким образом, as этого блока памяти считываетса цоцряд цве микрокоманцы и пронсхоцит измене ние послецовательности тактовых импуль сов, т.е. привязка синхроимпульсов к соответствующему блоку памяти без полз ри одного микротакта и ввецения допел нитедьной пустой мнкрокоманцы. При этом ацрес слецующей нечетной (четной) микрокоманцы в поля 12 (36) регистаь. ра 11 (31) через открытый сигнал с выхоца элемента ИЛИ 6 (26) коммутатор 7 (27). поступает в формирователь ацреса 8 (28).

При появлении очередной метки в поле 16 (32) вновь осуществляется перетактовка и из оцного блока памя ти поцряц считывается цве микрокоманцы, а затем работа процолжается анапо% гично описанному выше: из блоков 10 и 30 поочередно считываются очередные микрокоманцы. При появлении метки в

11 10208 поле 15 (ЗЗ) регистра (31) устройство перехоцит во второй режим работы.

Реализация параллельных микропод- программ. После считывания метки М =*1 ециничным сигналом, прохоцящим через элемент ИЛИ 24, триггер 25 устанавливается в единичное состояние, открывая элементы И 20 и 41, а также ком» мутаторы 50 и 51 для прохожцения vm товых импульсов с выходе 69. 10

Причем до момента срабатывания триггера 25 agpec из поля 12 (36) регистра 11 (31) проходит через коммутатор 27 (7) в регистр 29 {9). С зацерж; кой на время переключения двух элемен- 15 тов эта цепь прохождения адреса блокируется и тот же самый адрес поступает из поля 12 (36} через коммутатор 7 (27} в регистр 9 (29). Поступление адреса по этой цепи разрешается вследствие 20 появления единичного сигнала на выходе элемента И 20 (41), а затем элемен та ИЛИ 6 (26). Соцержимое поля ацре са 36 (12) при этом в регистр 29 {9) не поступает вслецствие блокирования 25 этой адресной цепи сигналом с выхода поля 15 (33}. Таким образом, перед считыванием первых микрокоманд парал лельных микроподпрограмм s регистрах 9 и 29 записаны одинаковые коды, посту 50 пившие из адресного поля 12 (36) ре» гистра 11 (31). Т.е. начальные адреса параллельных микроподпрограмм, начинающихся в одной тапсе разветвления, сов падают. По этим„адресам затем по пер 55 вому тактовому импульсу, проходящему с выхода 69 формирователя. 42 через коммутаторы 50 и 51, элементы И 55 и 54, иа блоков 10 и 30 памяти ооой ветственно, синхронно считываются первые микрокоманцы параллельных микро подпрограмм. Операционные их части через элементы ИЛИ 37 поступают на выхоц 72 устройства, а адресные части из полей 12 и 36 параллельно записываются через коммутаторы 7 и 27 соответственно в регистры 9 и 29. Очередным тактовым импульсом с выхода 69 формирователя 42 происходит параллельное считывание микрокоманд из блоков 10 н 30 памяти.

В дальнейшем эти два канала продолжают свою работу параллельно и незавиеимо.

После окончанйя одной из микропоцпрограмм (например, первой, которая хранится в блоке 10 памяти) в поле 14 регистра 11 появляется метка М 1 и

5S триггер 17 устанавливается в единичное состояние (фиг. 4). Элемент И 55 блокируется нулевым сигналом с выхода и

25 12 элемента И-НЕ 53 и тактовые импульсы на управляющий вход 67 блока 10 памя» ти не подаются. Данный канал переходит в режим ожидания и нахоцится в нем go оксучания выполнения второй микропоц программы. После появления метки М *1 в- поле 34 регистра 31 устанавливается в единичное состояние триггер 39, пос ле чего сигналом с выхоца элемента И 18 осуществляется сравнение содержимого полей 12 и 36 схемой 1, Если адресные части послецних микрокоманд совпацают, то сигналом с выхода элемента И 2, проходящим через элементы ИЛИ 6 и 26, разрешается передача ацреса в регистры 9 и 29. Затем с задержкой одновибратор 38 произвоцит обнуление триггеров 17, 25 и 39, открываются элементы И 54 и 55 и первым тактовым импульсом с выхода 70 или 71 (это зависит от того, по какому импульсу произведено считывание последней микрокоманды второй параллель ной микроподпрограммы) происходит счи тывание первой микрокоманцы очередной последовательной микропоц программы.

Эта микрокоманда записана в блоках 10 и 30 памяти по одному адресу, что исключает потерю такта при считывании. Операционные и ацресные части этих микрокоманд совпадают, отличаются они только значением, Метки М5. В дальнейшем работа устройства продолжается в первом режиме в соответствии с описанным выше алгоритмом.

Рассмотрим особенности работы срецств. контроля устройства при реализации парал лельных микропоцпрограмм.- После установки триггеров 17 и 39 в единичное состояние производится сравнение адресных частей микрокоманд регистров 11 и 31. В случае их неравенства сигнал с выхода элемента И 3, проходя через элемент ИЛИ 4, производит обнуление триггера 5, который блокирует поцачу тактовых импульсов от генератора 43.

Кроме того, на выходе 58 элемен та ИЛИ 19 формируется сигнал ошибки,. свидетельствующий о нарушении работы устройства.

Сигнал ошибки формируется также и в случае, когда микрооперация Конец операции" на выходе 73 появляется при вы» полнении параллельного участка микропрограммы. При этом сигнал проходит через открытый элемент И 40 и эле мент ИЛИ 19, оповещая об искажений микропрограммы.

13 1020&25 1 с

Таким образом, срэцства .контроля поз Кроме того, осушествляеп:я управле волявт обнаруживать сбои и отказы ад- ние синхронизацией, что позволяет сокра» рвсных ILQBBA устройства, привоцяшие к тить потери времени и памяти Hà не од пе реходу из зон последовательных микро- от нечетных (четных) к нечетным (че.э»

° ЪЮ поцпрограмм в зону параллельных микро- 5 ным) микрокомаицам, а организация подпрограмм и наоборот. - контроля параллельных микропоцпрограмм, Предлагаемое микропрограммное уст- реализованная в устройстве, позволяет ройство управления в отличии от извес уменьшить время межцу возникновением: ного позволяет реализовать как послецо- н обнаружением отказа, а слецовательно, вательные, так и параллельные дисцип- уменьшить обшее время выполнения мик о м ро лины выполнения-микропрограмм, что программ за счет сокращения времени нх цает воэможность сократить общее время- восстановления, что, соответственно, новы их, выполнения. шает произвоцительность.

Рие.4

Составц,гель И. Сигалов

Редактор С. Юско Техред с-.Мигунова Корректор А. Ильин

Закаэ 3898/41 Тираж 706 Подписное

ВНИИПИ Государственного комитета СССР по делам иэобретений и открытий

113035, Москва, Ж-35, Раушская наб„д. 4/5

Филиал ППИ «Патент, г. Ужгород, ул. Проектная, 4