Устройство для синхронизации резервированного делителя частоты

ОП ИСАНИ Е

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик (11)100ll04 (61) Дополнительное к авт. свид-ву (22) Заявлено 12.01. 81 (21) 3234557/18-24 (5l)N. Кл.

G 06 F 11/18

Н 05 К 10/00

Н 03 К 21/34 с присоединением заявки МГоеударстееллые комитет (23) Приоритет

Опубликовано 28.02. 83. Бюллетень М 8 по делам изобретений и открытий (53) УДК 681. 374.. 3 (088. 8) Дата опубликования описания 28.02 .83

В.С.Нахов, В.Б.Шелогаев и;С.Г,Барайова:71 v

1 ."»„ ; . .» (72) Авторы изобретения (71) Заявитель (54) УСТРОЙСТВО ДЛЯ СИНХРОНИЗАЦИИ РЕЗЕРВИРОВАННОГО

ДЕЛИТЕЛЯ ЧАСТОТЫ

Изобретение относится к вычислительной технике и может использоваться при построении резервированных делителей частоты, Известно резервированное программно-временное устройство, содержащее резервированные задающие генераторы, выходы которых соединены с входами делителей частоты, выход каждого делителя частоты соединен с входами узла "Сброс", включающего мажоритарный элемент, несинхронные генераторы и формирователь импульса "Сброс", выход узла "Сброс", соединен с входом "Сброс" делителя частоты . Устройство обеспечивает ,синхронную работу делителей частоты при первом включении и/или при наличии на входе трех каналов делителей частоты импульсов, длительность которых имеет случайный характер (оди ночная помеха, кратковременный от,каз в цепи генератора) 11.

Недо ст ат ком у строй ст ва я вля ется ограниченное быстродействие делителя частоты, которое определяется быстродействием последовательно включен-. ных элементов делителя частоты, несинхронного генератора, мажоритарного элемента и узла, Формирующего импульс "Сброс".

Наиболее близким к предлагаемому по технической сущности является резервированное многоканальное устройство для формирования тактовых импульсов, содержащее в каждом канале генератор, соединенный через первый элемент И-НЕ со счетнын входом делителя частоты и дешифратором, выход каждого разряда делителя частоты через последовательно включенные дешифратор, триггер памяти и мажоритарный элемент соединен с первым входом формирователя импульса "Сброс", включающего два D-триггера и элемент

3И-НЕ, второй вход соединен с генекоторого соединен с соответствующим входом дешифратора, мажоритарный weмент, О-триггер, D-вход, инверсный выход и С-вход которого соединены с входами элемента 3И-НЕ, выход которого соединен с входом "Сброс" делителя частоты, в каждый канал обработки введены JK-триггер и инвертор, вход которого соединен с соответствующим выходом трехканального генератора и счетным входом делителя частоты, а выход - с С- входом 0триггера, выход элемента 3И-HE соединен с обнуляющим входом JK-триггера, С-вход которого соединен с выходом дешифратора, а прямой выход соединен с одним из входов мажоритарного элемента каждого канала, выход мажоритарного элемента соединен с 0-аходом D-триггера, прямой выход каждого разряда делителя частоты соединен с соответствующим входом дешифратора.

На фиг. 1 приведена функциональная схема устройства для синхронизации резервированного делителя частоты; на фи г. 2 — приведены временные диаграммы, поясняющие работу устройства.

3 100!104 ратором частоты. Первый и второй выходы формирователя импульса "Сброс" соединены соответственно с входом

"Сброс" делителя частоты и входом

R-триггера памяти, входом дешифратора, а третий и четвертый выходы через второй элемент И-НЕ соединены с входом первого элемента И-НЕ (2 ).

Недостатком устройства является, то что для исключения пгоночных ситуа- 10 ций" (одновременное присутствие задних фронтов на счетном и обнуляющем входах триггеров делителя частоты) введены два элемента 2И-НЕ с соответствующими связями, запрещающие !$ импульсы на счетном входе на время действия обнуляющего импульса. При такой логике функционирования даже ,при отсутствии рассинхронизации делитель частоты за цикл синхронизации 2о переключается по двум разным цепочкам: первая - через первый элемент

2И-НЕ по счетному входу триггеров делителей частоты; вторая - через формирователь импульсов обнуления (элемент. 3И-НЕ) по обнуляющему входу три ггеров делителя частоты. Таким образом, наличие элементов, последовательно включенных в цепи генератор-делитель и наличие двух цепочек прохождения импульсов на переключение делителя снижают быстродействие, а также усложняют устройство. Для учета всех тактов, необходимых для разнесения во времени процессов в контуре синхронизации, дешифратор срабатывает за два такта до обнуляющего такта, что усложняет устройство из-за включения дополнительного дешифратора и не позволяет применять дешифраторы единичного состояния, которые исполь40 зуются в цепи сквозного переноса в некоторых типах делителей частоты.

Цель изобретения - повышение быстродействия и упрощение устройства, в частности за счет исключения из

43 цепи генератор - (2И-НЕ/3И-НЕ) - де. литель частоты первого элемента 2ИНЕ, элемента 3И-НЕ с соответствующими связями, а также связи формирователя импульса "Сброс" с дешифратором.

Поставленная цель достигается тем, что в устройство для синхронизации резервированного делителя частоты, содержащее трехканальный генератор, выходы которого подключены соответственно .к входам трех каналов обработки частоты, каждый из которых содержит делитель частоты, счетный вход

Устройство на фиг. 1 содержит трехканальный генератор 1, делители 2-4 частоты, дешифраторы 5-7, JK-триггеры 8-10, мажоритарные элементы 1113, элементы 3И-НЕ 14-16. 0-триггеры 17-19, инверторы 20-22, дешифратор 23 единичного состояния, элемент

2И-НЕ 24. Выход генератора 1 соединен со счетным входом одноименного делителя 2(3,4) частоты, прямые выходы триггеров которого и соответствующий выход генератора 1 соединены с входами дешифратора 5(6, 7) выход которого соединен со счетным входом

JК-триггера 8(9, 10) прямой выход которого соединен с соответствующим входом каждого мажоритарного элемента 11(12, 13), выход которого соединен с первым входом элемента 3И-НЕ

14(15, 16) и с D-входом 0-триггера

17(18, 19), инверсный выход которого соединен с вторым входом элемента

3И-НЕ 14(15, 16), выход которого соедийен с входами "Сброс" триггеров делителя. 2(3, 4) частоты и входом обнуления JK-триггеров 8(9, 10).

Счетный вход делителя частоты 2(3,4) соединен с входом инвертора 20(21,22), выход которого соединен с третьим!

04 d обнуления. При синхронной работе импульс по шине "Сброс" подтверждает нулевое состояние делителя 2 частоты и JK-триггера 8, При асинхронной работе делителей 2-4 частоты все их разряды обнуляется и синхронность восстанавливается.

При появлении фронта логического нуля на выходе мажоритарного элемента 11 импульс обнуления не формируется и через такт равный периоду импульсов с выхода 5 на инверсном выходе D-триггера 17 устанавливается по" тенциал логической единицы . Затем на выходе мажоритарного элемента ll появляется положительный потенциал и цикл работы повторяется (снова формируется импульс обнуления по шине

"Сброс" ).

Как видно из фиг. 1 и фиг. 2 длительность импульса с выхода элемента

3И-НЕ 14 определяется длительностью логического нуля на выходе генератора 1 частоты за вычетом разности времени срабатывания и отпускания инвертора 20 и элемента 3И-HE 14 и не зависит от времени срабатывания ос" тальных элементов канала обработки частоты, причем задержка фронтов этого импульса относительно фронтов частоты генератора 1 определяется только временем срабатывания инвертора 20 и элемента 3И-НЕ 14. Поскольку эта задержка соизмерима с временем задержки срабатывания триггера в делителе частоты, контур синхронизации в предлагаемом устройстве не оказывает ограничений на максимальную частоту обработки, определяемую элементной базой, используемой в делителе, в то время как в известных устройствах L1 ) и (2 ) задержка формирования ймпульса "Сброс" в канале обработки частоты определяется суммарным временем срабатывания элементов делителя частоты и элементов контура синхронизации, что накладывает ограничения на быстродействие устройства. В прототипе (2 1 при отсутствии рассинхронизации делитель частоты устанавливается в нулевое положение (при запрете по счетному входу) через контур синхронизации, в предлагаемом устройстве — по счетному входу и затем подтверждается импульсом, поступившим из контура синхронизации. Такая логика работы, обеспечиваемая введением дешифратора единичного состояния, JK-триггера, инвертора с

5 1001 входом элемента 3И-НЕ 14(15, 16) и со счетным входом 0-триггера 17(18,19), На фиг. 2 приняты следующие обозначения: выход 1 - выход генератора 1, выход 2 Q „ -прямой выход по- g следнего разряда делителя 2 частоты и т.д.; - BpoNR задержки фронтов импульса "Chpoc" (выход 14} относительно фронтов импульса генератора 1.

УстройстЬо работает следующим об- !о разом.

С трехканального генератора 1 частоты частота f (фиг. 2)поступает в три канала обработки частоты на три делителя частоты 2-4. Работа трех ls каналов обработки частоты идентична, поэтому рассмотрим работу первого канала. В МоМВНТ когда по заднему фронту некоторого импульса частоты генератора 1 все триггеры делителя 2О

2 частоты (на фиг. 2 указано сосок тояние последнего разряда Я ) устанавливаются в единичное состояние, срабатывает стробируемый частотой генератора дешифратор 5 единично- 25 го состояния. На выходе дешифратора 5 единичного состояния появляется импульс логического нуля, по переднему фронту которого срабатывает JK-триггер 8, в результате чего зо на его выходе появляется потенциал логического нуля, который сохраняется до появления следующего импульса с выхода дешифратора 5. При появлении потенциала логического нуля на выходе JK-триггера 8 хотя бы в двух каналах обработки частоты, с выхода мажоритарного элемента 11 сигнал логической.единицы поступает на информационный вход D-триггера 17 и вход элемента 3И-НЕ 14. При этом на ин40 версном выходе D-три.г гера 17 сохраняется еще потенциал логической единицы. Таким образом, два входа элемента 3И-НЕ 14 подготовлены по времени

4S на половину периода частоты генератора 1 раньше момента формирования импульса по шине "Сброс", в результате чего компенсируется время срабатыва ния элементов 5, 8 и 11, Положительный сигнал с выхода инвертора 20 проходит через элемент 3И-НЕ 14 и с его выхода поступает на входы "Сброс" триггеров делителя 2 частоты и JKтриггера 8, по заднему фронту устанавливая на инверсном выходе 0-триггера

17 потенциал логического нуля, что обеспечивает прохождение через элемент 3И-НЕ 14 только одного импульса

7 1.00 110 соответствующими связями, позволяет исключить элементы 2И-НЕ, 3И-НЕ из цепи генератор - (2И-НЕ/3И-НЕ) - делитель частоты в результате чего повышается быстродействие устройства.

Исключение первого и второго 2И-НЕ элементов с соответствующими связями, связи формирователя с дешифратором, использование одного и того же дешифратора единицы для контура синх- te ронизации и, например, для цепи сквозного переноса определенного типа делителей частоты позволяет упростить устрой ство, Таким образом, применение предлага-1s емого устройства позволяет повысить быстродействие делителя частоты и упростить устройство.

Формула изобретения

Устройство для синхронизации резервированного делителя частоты, содержащее трехканальный генератор, вы- д ходы которого подключены соответственно к входам трех каналов обработки частоты, каждый из которых содержит делитель частоты, счетный вход . которого соединен с соответствующим gy входом дешифратора, мажоритарный

4 8 элемент, О-триггер, 0-вход, инверсный выход и С-вход которого соединены с входами элемента 3И-НЕ, выход которого соединен с входом "Сброс" делителя частоты, о т л и ч а ющ е е с я тем, что, с целью повышения быстродействия и упрощения устройства, в каждый канал обработки частоты введены JK-триггер и инвертор, вход которого соединен с соответствующим выходом трехканального генератора.и счетным входом делителя частоты, а выход - с С-входом

О-триггера, выход элемента 3И-НЕ соединен с обнуляющим входом JK-триггера, С-вход которого соединен с выходом дешифратора, а прямой выход соединен с одним из входов мажоритарного элемента каждого канала, выход мажоритарного элемента соединен с 0-входом О-триггера, прямой выход каждого разряда делителя частоты соединен с соответствующим входом дешифратора.

Источники информации, принятые во внимание при экспертизе

Авторское свидетельство СССР 1 385261, кл. G 06 F 11/00, 1970.

2, Авторское свидетельство СССР

У 767764, кл. G 06 F 11/00, 1978. (прототип) .

1001104

1001104

Составитель В.Иаксимов

Редактор Н.Стащишина Техред И. Коштура Корректор О,Билак

Заказ 1397/56 Тираж 704 Подпи сное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Иосква, N-35, Раушская наб,, д, 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная,