Устройство для декодирования n-разрядного двоичного сигнала

Устройство декодирования n-разрядного двоичного сигнала предназначено для радиотехнических систем передачи дискретных сообщений, работающих с двоичными сигналами. Оно содержит ограничитель, оперативное запоминающее устройство, постоянное запоминающее устройство, перемножитель импульсных сигналов и сумматор. Выход ограничителя соединен со входом стробирующего устройства, выход которого соединен со входом оперативного запоминающего устройства, а выход последнего соединен со входом демультиплексора, выход которого соединен со входом перемножителя. В известных системах при декодировании двоичных сигналов каждый символ стробируется одним коротким импульсом. Для получения наибольшей достоверности приема сигнала временное положение строб-импульса должно совпадать с моментом окончания символа, где отношение сигнал/шум максимально. Для обеспечения синхронного приема видеосигнала вводится стартовая часть, но при этом уменьшается длительность информационной части. Устройство декодирования работает без стартовой части сигнала и не требует синхронизации. 1 Н.п.ф., илл. 1.

Полезная модель относится к области информационных технологий и предназначена для использования в радиотехнических системах передачи дискретных сообщений, работающих с двоичными сигналами.

Наиболее близким техническим решением, принятым за прототип, является цифровое устройство для обработки широкополосного сигнала. (RU 71838) Оно содержит ограничитель, оперативное запоминающее устройство, постоянное запоминающее устройство, перемножитель импульсных сигналов и сумматор.

Предварительно двоичный сигнал проходит через фильтр, согласованный с символом, в результате символ приобретает треугольную форму, и отношение сигнал/шум имеет максимальное значение в моменты времени, совпадающие с окончанием символа.

Ограничитель преобразует двоичный сигнал в прямоугольную форму и одновременно выполняет роль решающей схемы при определении вопроса о правильном приеме символа.

Недостаток прототипа заключается в том, что не всегда обеспечивается достоверность приема сигнала. Сигнал с выхода ограничителя непосредственно подается на вход оперативно-запоминающего устройства для последующих записей и считывания. В этом случае каждый символ двоичного сигнала будет представлен одним отсчетом, и потребуется предварительная синхронизация для того, чтобы временное положение отсчета совпало с наибольшим значением сигнала в конце символа. Однако на предварительную синхронизацию затрачивается энергия за счет сокращения энергии информационного сигнала при постоянстве общей длительности сигнала, что отрицательно сказывается на достоверности приема сигнала и помехоустойчивости системы.

Технический результат состоит в повышении достоверности приема сигналов за счет увеличения длительности и энергии информационной части сигнала.

Технический результат достигается тем, что устройство для декодирования n-разрядного двоичного сигнала, содержащее ограничитель, оперативное запоминающее устройство, постоянное запоминающее устройство, перемножитель импульсных сигналов и сумматор, снабжено схемой стробирования и демультиплексором, при этом выход ограничителя соединяется со входом стробирующего устройства, выход которого соединяется со входом оперативного запоминающего устройства, а выход последнего соединяется со входом перемножителя сигналов через демультиплексор. При этом в устройстве в качестве демультиплексора применяется электронный коммутатор 564КП2, а в качестве сумматора реверсивный счетчик 564ИЕ11.

На фиг.1 представлена структурная схема устройства декодирования n-разрядного двоичного сигнала, которое включает ограничитель 1, оперативное запоминающее устройство (564 серии 8*2К) 2, постоянное запоминающее устройство 3, перемножитель импульсных сигналов 4, в качестве которого используется микросхема 564ЛП2, сумматор 5, в качестве которого используется реверсивный счетчик 564ИЕ11, стробирующее устройство 6, в качестве которого используется микросхема 561КТ3, демультиплексор (564КП2) 7.

Выход ограничителя 1 соединен со входом стробирующего устройства 6, выход которого соединен со входом оперативного запоминающего устройства 2, выход которого, в свою очередь, соединен со входом демультиплексора 7, соединенного своим выходом со входом перемножителя импульсных сигналов 4. Другой его вход соединен с выходом постоянного запоминающего устройства 3, а выход - со входом сумматора 5.

В стробирующем устройстве, в качестве которого используется микросхема 561КТЗ, к одному входу которой подается прямоугольный импульс с выхода ограничителя, к другому входу - стробирующие импульсы извне с тактовой частотой f₁, выход соединяется со входом ОЗУ, каждый символ двоичного сигнала стробируется числом N коротких импульсов, в результате, каждый символ будет представлен N единичными отсчетами разного знака.

Отсчеты сигнала, полученные в результате стробирования, с тактовой частотой f₁, равной

где С - скорость передачи двоичной информации, бит/с, записываются в ячейки оперативного запоминающего устройства. На каждом тактовом интервале, равном 1/f₁ при n количестве разрядов, с тактовой частотой f₂:

считывается информация, записанная в оперативном запоминающем устройстве. Частота считывания благодаря применению демультиплексора 7 (он работает в данном случае как делитель частоты) снижается в N раз (что соответствует числу N коротких импульсов), и на вход перемножителя поступает каждый N-ный отсчет сигнала. Одновременно информация, записанная в постоянном запоминающем устройстве, считывается с тактовой частотой f₃

т.е. с тактовой частотой в N раз меньшей, чем f₂.

Ожидаемая кодовая комбинация записывается в постоянное запоминающее устройство заранее.

Выходные импульсы постоянного запоминающего устройства и оперативного запоминающего устройства после прохождения их через демультиплексор 7 перемножаются в перемножителе импульсных сигналов 4. При совпадении знаков символов на выходе перемножителя формируется единичный отсчет положительной полярности, а при их несовпадении - отрицательной полярности. Сумматор 6 в каждом тактовом интервале определяет алгебраическую сумму отсчетов, которая в дальнейшем сравнивается с пороговом уровнем для принятия решения о правильном приеме n-разрядной кодовой комбинации.

Из-за случайного характера временного положения строб-импульсов относительно начала и конца импульса, имеет место некоторая потеря амплитуды сигнала при его декодировании. Средняя величина относительных потерь амплитуды сигнала оценивается по формуле

где U_m - амплитуда сигнала, a U_m - потери амплитуды сигнала.

В частности, для того, чтобы средняя величина относительных потерь амплитуды не превышала 5%, число отсчетов на символ должно быть не менее 10.

Таким образом, достигается достоверность приема двоичного сигнала, весьма близкая к ее максимальной величине, которая наблюдается при точном совпадении строб-импульса с моментом окончания символа. Положительный результат достигается благодаря повышению в N раз тактовой частоты записи информации в сдвигающий регистр и в N² раз тактовой частоты считывания с его выхода по сравнению с прототипом.

Основные элементы предлагаемого устройства реализуются на экономичных микросхемах КМОП-структуры 564 серии: перемножитель сигналов на микросхеме 564ЛП2, демультиплексор - 564КП2, в качестве сумматора используется реверсивный счетчик 564ИЕ11, оперативное запоминающее устройство 564 серии 8*2К. В качестве стробирующего устройства используется микросхема 561КТ3, к одному входу которой подается прямоугольный импульс с выхода ограничителя, к другому входу - стробирующие импульсы из вне с тактовой частотой f₁, выход соединяется со входом ОЗУ. Ограничитель собран на базе операционного усилителя с большим коэффициентом усиления.

Устройство декодирования n-разрядного двоичного сигнала используется в радиотехнических системах передачи дискретных сообщений, работающих с двоичными сигналами. Предлагаемое устройство декодирования работает без стартовой части сигнала и не требует синхронизации.

1. Устройство для декодирования n-разрядного двоичного сигнала, содержащее ограничитель, оперативное запоминающее устройство, постоянное запоминающее устройство, перемножитель импульсных сигналов и сумматор, отличающееся тем, что оно снабжено стробирующим устройством и демультиплексором, выход ограничителя соединен со входом стробирующего устройства, выход которого соединен со входом оперативного запоминающего устройства, а выход последнего соединен со входом демультиплексора, выход которого соединен со входом перемножителя.

2. Устройство по п.1, отличающееся тем, что в качестве демультиплексора применяется электронный коммутатор 564КП2;

3. Устройство по п.1, отличающееся тем, что в качестве сумматора применяется реверсивный счетчик 564ИЕ11.