Устройство синхронизации группового сигнала по интервалам ортогональности функций уолша в системе передачи информации с кодовым разделением каналов

Предлагаемая полезная модель относится к технике цифровой связи и предназначена для использования в приемном устройстве системы передачи информации с кодовым разделением абонентских каналов, в которой переносчиками канальных (абонентских) сигналов являются сигналы, подобные ортогональным функциям Уолша. Задачей предлагаемой полезной модели является уменьшение времени вхождения в синхронизм при одновременном отказе от использования запоминающих устройств большой емкости и от введения специальных кодов синхронизации в цифровой сигнал, то есть от увеличения дополнительной избыточности цифрового сигнала. Устройство синхронизации группового сигнала по интервалам ортогональности функций Уолша в системе передачи информации с кодовым разделением каналов сигнал из канала связи поступает на вход буферного согласующего каскада, выход которого соединен со входом выделителя тактовой частоты и формирователя тактовых импульсов, с первым входом коммутатора, а также со входом ключевого блока. Выход ключевого блока соединен со входом запоминающего устройства, выход которого соединен с одним из входов компаратора, на другой вход которого поступает сигнал постоянной величины, равной N/2, где N - общее число канальных переносчиков. Выход компаратора соединен со вторым входом коммутатора, который коммутирует его с запрещающим входом первого блока запрета, в случае, когда на управляющем входе отсутствует сигнал, включающий устройство проверки истинности синхронизма. Выход первого блока запрета соединен с запрещающим входом второго блока запрета. Выход выделителя тактовой частоты и формирователя тактовых импульсов соединен с информационным входом второго блока запрета, а его выход связан со входом делителя частоты. Выход делителя частоты соединен с информационным входом первого блока запрета и с разрешающим входом ключевого блока, и является выходом устройства синхронизации для подключения к декодеру. К данному устройству могут подключаться через коммутатор два варианта устройства поиска и проверки истинности найденного синхронизма. 1 с. и 2 з.п.п. ф-лы, 3 илл.

Предлагаемая полезная модель относится к технике цифровой связи и предназначена для использования в приемном устройстве системы передачи информации с кодовым разделением абонентских каналов (далее по тексту - CDMA), в которой переносчиками канальных (абонентских) сигналов являются сигналы, подобные ортогональным функциям Уолша.

Все канальные сигналы (канальные переносчики) в такой системе передачи информации, кроме нулевого (по Уолшу), который не подвергается модуляции и его относительная величина постоянно равна 1, модулируются по амплитуде равновероятными информационными символами «1» (в этом случае соответствующий канальный переносчик присутствует в групповом сигнале) или «0» (в этом случае соответствующий канальный переносчик в групповом сигнале отсутствует).

Групповой сигнал системы передачи представляет собой алгебраическую сумму модулированных канальных переносчиков. Общее число канальных переносчиков - N, является степенью числа 2, например, N=2ⁿ=8; 16; 32, ..., где n - положительное целое число.

Предлагаемая полезная модель предназначена для поиска и проверки истинности состояния синхронизма приемного и передающего оборудования по интервалам ортогональности функций Уолша. Интервал ортогональности Т_о содержит N положительных и отрицательных импульсов - «чипов», каждый из которых расположен в своем «чиповом» временном интервале T_o/n.

В системах CDMA известны следующие устройства и способы поиска и установки состояния синхронизма в приемной части системы передачи информации с кодовым разделением абонентских каналов по интервалам ортогональности:

1. Устройства и способы синхронизации, использующие расчет и оценку корреляции.

1.1. Устройство и способ, основанный на оценке корреляции входной последовательности импульсов сигнала (чипов) с эталонной последовательностью. Синхронизация по этому алгоритму заключается в следующем: формируют с помощью блока выборки соответствующие

последовательности импульсов (подинтервальные группы) попарно и по столбцам, подают их на сумматор, затем, используя коррелятор, определяют корреляцию текущей последовательности чипов и эталонной, причем вместо корреляции со всей эталонной последовательностью, с помощью решающего устройства оценивают корреляцию только с суммированными подинтервальными группами, которые существенно короче. В самом простом случае может быть сформирована только единственная суммированная подинтервальная группа, которая охватывает все подинтервалы. Если из-за низкого отношения сигнал-шум это невозможно, то с помощью блока выборки формируют множество суммированных подинтервальных групп, с использованием части различных подинтервалов. В случае, когда результат корреляции не определен, повторно оценивают с помощью решающего устройства корреляцию наблюдаемой суммированной подинтервальной группы, также используя для этого коррелятор. После повторной оценки проверяют только несколько предположений с известным сдвигом времени (см. патент США №2002080761, МПК: Н 04 В 7/216; H 04 J 3/06, опубликованный 27.06.2002).

1.2. Устройство и способ, основанный на оценке с помощью коррелятора корреляции между принятой и задержанной, с помощью линии обратной связи, последовательностями чипов. Результат вычитания оценок коррелятора дает ошибку, которая поступает для сравнения с пороговым значением на вход компаратора, и согласно результату сравнения устанавливают необходимое временное смещение для установки истинного состояния синхронизма (см. патент Финляндии №0726658, МПК: Н 04 В 1/707; H 04 J 3/06, опубликованный 14.08.1996).

Однако, использование описанных выше устройств и способов, основанных на оценке корреляции, приводит к большому времени поиска и вхождения в синхронизм и усложнению приемного оборудования.

2. Известны также устройства и методы поиска синхронизации, основанные на сравнении полученной последовательности данных с эталонной последовательностью, которая хранится на приемной стороне в запоминающем устройстве.

2.1. Устройство и способ, в котором сопоставляют каждую принятую последовательность кода синхронизации с соответствующей эталонной последовательностью, хранящейся в блоке памяти устройства синхронизации на приемной стороне системы CDMA. Принимаемые последовательности кода синхронизации, соответствующие 64 кодовым группам, определенным в системах CDMA, соответствуют 64 эталонным последовательностям. Реальную последовательность сравнивают, используя коррелятор и сумматор, с 64 эталонными последовательностями и определяют одну или две группы кода-кандидата, которые используют для базовой станции. Чтобы определить заданную кодовую группу и границу фрейма, сравнивают последовательный код синхронизации, переданный базовой станцией со всеми кодами-кандидатами комбинациями данного кода, используя для этого сдвиговый

регистр и компаратор, (см. патент США №2002064211, МПК: Н 04 К 1/00, опубликованный 30.05.2002).

2.2. Устройство и способ, заключающийся в том, что в блок памяти устройства синхронизации на приемной стороне системы CDMA записаны образцы чипов, которые представляют собой амплитуды последовательностей чипов с промежутками, меньшими, чем интервалы чипов. Синхронизацию осуществляют путем поиска и сравнения набора образцов чипов и поступающей через буферный согласующий каскад последовательности данных, что осуществляется следующими блоками: двумя регистрами, один из которых предназначен для хранения последовательности записанной из блока памяти, а второй для хранения поступающей входной последовательности чипов, перемножителями разрядов регистров, сумматором и компаратором, при этом, выход буферного согласующего каскада соединен с входом первого регистра, выходы данного регистра соединены с соответствующими входами перемножителей, выход блока памяти соединен с входом второго регистра, выходы которого поступают на соответствующие входы перемножителей, а выходы перемножителей соединены с входами сумматора, выход сумматора поступает на вход компаратора для сравнения. Если набор образцов чипов, записанных в регистр из блока памяти, и поступающая последовательность данных соответствуют друг другу, то полученные образцы чипов являются синхронизирующей последовательностью. В противном случае, считывают из блока памяти следующий набор образцов чипов и проводят сравнение следующего набора и поступающей последовательности данных (см. патент США №6373881, МПК: H 04 L 27/30, опубликованный 16.04.2002).

Однако, при использовании описанных устройств и способов поиска состояния синхронизма, необходимо иметь быстродействующее запоминающее устройство большой емкости для хранения множества комбинаций возможных кодов, что приводит к усложнению приемного оборудования системы и увеличению времени вхождения в синхронизм. Кроме того, устройство по патенту США №2002064211, требует использования специальных кодов синхронизации, что увеличивает избыточность цифрового сигнала и соответственно ухудшает использование пропускной способности системы передачи, а также усложняет приемопередающую аппаратуру.

Устройство по патенту США, №6373881, выбрано за прототип.

Задачей предлагаемой полезной модели является уменьшение времени вхождения в синхронизм при одновременном отказе от использования запоминающих устройств большой емкости и от введения специальных кодов синхронизации в цифровой сигнал, то есть от увеличения дополнительной избыточности цифрового сигнала.

Для решения поставленной задачи предлагаемое устройство синхронизации группового сигнала по интервалам ортогональности функций

Уолша в системе передачи информации с кодовым разделением каналов содержит буферный согласующий каскад, запоминающее устройство, компаратор, и отличается тем, что введены ключевой блок, выделитель тактовой частоты, формирователь тактовых импульсов, делитель частоты, первый и второй блоки запрета, коммутатор, при этом, выход буферного согласующего каскада подключен к одному из входов ключевого блока, ко входу выделителя тактовой частоты, а также к первому входу коммутатора, выход ключевого блока подключен ко входу запоминающего устройства, выход которого подключен к одному из входов компаратора, на второй вход которого подан сигнал постоянной величины, равной N/2, где N - общее число канальных переносчиков, выход компаратора подключен ко второму входу коммутатора, первый и второй выходы которого являются выходами для подключения к устройству проверки истинности синхронизма, а третий его выход подключен к запрещающему входу первого блока запрета, выход которого подключен к запрещающему входу второго блока запрета, выход выделителя тактовой частоты подключен к информационному входу второго блока запрета, выход которого подключен ко входу делителя частоты, а выход делителя частоты подключен к информационному входу первого блока запрета и к разрешающему входу ключевого блока и является выходом устройства синхронизации для подключения к декодеру.

При этом для проверки истинности найденного синхронизма, предлагаемое устройство синхронизации может содержать дополнительно устройство проверки истинности синхронизма, которое может быть выполнено двумя вариантами.

В первом варианте оно может содержать интегратор, дополнительные второй и третий ключевые блоки, первый, второй и третий дешифраторы, первый и второй счетчики, логический элемент ИЛИ, инвертор, при этом разрешающий вход дополнительного второго ключевого блока является входом для подключения второго выхода коммутатора, а его выход соединен со входом интегратора, запрещающий вход дополнительного второго ключевого блока является входом для подключения к первому выходу коммутатора, выход интегратора подключен через дополнительный третий ключевой блок ко входу первого дешифратора, выход которого подключен ко входу первого счетчика, выход которого подключен ко входу второго дешифратора, выход которого подключен к одному из входов логического элемента ИЛИ, выход которого является выходом для подключения к третьему входу коммутатора, а запрещающий вход первого блока запрета является входом для подключения третьего выхода коммутатора, разрешающий вход третьего ключевого блока соединен с выходом делителя частоты, и со входом второго счетчика, выход которого подключен ко входу третьего дешифратора, выход которого, через инвертор, подключен ко второму входу логического элемента ИЛИ.

Во втором варианте устройство может содержать первый и второй счетчики, четвертый и пятый дешифраторы,_, логический элемент ИЛИ,

инвертор, при этом вход первого счетчика является входом для подключения ко второму выходу коммутатора, а выход первого счетчика подключен ко входу четвертого дешифратора, выход которого подключен к одному из входов логического элемента ИЛИ, выход которого является выходом для подключения к третьему входу коммутатора, запрещающий вход первого блока запрета является входом для подключения третьего выхода коммутатора, вход второго счетчика соединен с выходом делителя частоты, выход второго счетчика подключен ко входу пятого дешифратора, а его выход, через инвертор, подключен ко второму входу логического элемента ИЛИ.

Использование в предлагаемом устройстве названных выше блоков, подключенных указанным образом, позволяет сократить время поиска синхронизма благодаря тому, что анализируют сразу не все чипы в одном предполагаемом интервале ортогональности, а только один выбранный чип. Если этот чип соответствует приведенному условию, то по нему осуществляется синхронизация всей последовательности чипов в интервале ортогональности, в противном случае, анализируется следующий по времени чип. В устройстве, выбранном в качестве прототипа (см. патент США №6373881), если принятая последовательность не соответствует эталонной, то в регистр последовательно вводится следующая последовательность чипов группового сигнала, и процесс сравнения с эталонной последовательностью повторяется вновь. Очевидно, что при последовательном вводе и анализе последовательности чипов требуется больше времени, чем для ввода и анализа одного чипа. В отличие от указанного прототипа применение регистров памяти в предлагаемом устройстве не требуется, так как для анализа требуется хранить всего один чип, а не последовательность чипов, кроме того в предлагаемом устройстве синхронизации не требуется запоминающее устройство большой емкости, так как нет необходимости хранить большое количество эталонных последовательностей чипов. Это достигается тем, что анализ чипов основан на установленном нами свойстве группового сигнала (см. приложение).

В основе предлагаемого устройства синхронизации лежит анализ группового сигнала Уолша. Теоретическое обоснование такого анализа приведено в Приложении.

Указанное свойство группового сигнала имеет место, если в N-мерном базисе Уолша нулевая (по Уолшу) функция не подвергается модуляции и ее относительная величина постоянно равна 1, а остальные N-1 функций модулируются по амплитуде равновероятными информационными символами «1» (в этом случае соответствующий канальный переносчик присутствует в групповом сигнале) или «0» (в этом случае соответствующий канальный переносчик в групповом сигнале отсутствует), причем время передачи каждого информационного символа равно длительности интервала

ортогональности. Эти условия обычно выполняются в системах CDMA. Тогда групповой сигнал представляет собой алгебраическую сумму немодулированной нулевой функции Уолша и модулированных остальных N-1 функций.

При этих условиях, если количество функций Уолша, модулированных информационным символом «1», в каком-либо интервале ортогональности равно или превышает N/2, то относительная амплитуда m₁ первого чипа группового сигнала в этом интервале удовлетворяет неравенству и при этом является наибольшей по сравнению с относительными амплитудами m_i других чипов этого интервала (i=2, 3, ..., N).

Предлагаемое устройство синхронизации поясняется чертежами, где на фиг.1 представлена структурная схема предлагаемого устройства синхронизации по интервалам ортогональности в системе CDMA, на фиг.2 представлена структурная схема предлагаемого устройства синхронизации с поиском и проверкой истинности установленного синхронизма по первому варианту, на фиг.3 представлена структурная схема предлагаемого устройства синхронизации с поиском и проверкой истинности установленного синхронизма по второму варианту.

Согласно фиг.1 устройство содержит: буферный согласующий каскад 1, выделитель тактовой частоты и формирователь тактовых импульсов 2, первый ключевой блок 3, запоминающее устройство 4, компаратор 5, коммутатор 6, первый блок запрета 7, второй блок запрета 8, делитель частоты 9.

В предлагаемом устройстве синхронизации (см. фиг.1) сигнал из канала связи поступает на вход буферного согласующего каскада 1, выход которого соединен со входом выделителя тактовой частоты и формирователя тактовых импульсов 2, с первым входом коммутатора 6, а также со входом первого ключевого блока 3. Выход первого ключевого блока 3 соединен со входом запоминающего устройства 4, выход которого соединен с одним из входов компаратора 5, на другой вход которого поступает сигнал постоянной величины, равной N/2, где N - общее число канальных переносчиков. Выход компаратора 5 соединен с вторым входом коммутатора 6, первый и второй выходы коммутатора 6 являются выходами устройства синхронизации для подключения к устройству проверки истинности найденного синхронизма, а третий вход коммутатора 6 является входом устройства синхронизации для подключения к устройству проверки истинности найденного синхронизма, третий выход коммутатора соединен с запрещающим входом первого блока запрета 7, выход, которого соединен с запрещающим входом второго блока запрета 8. Выход выделителя тактовой частоты и формирователя тактовых импульсов 2 соединен с информационным входом второго блока запрета 8, а его выход связан со входом делителя частоты 9. Выход делителя частоты 9 соединен с информационным входом первого блока запрета 7 и с

разрешающим входом ключевого блока 3, и является выходом устройства синхронизации для подключения к декодеру.

Согласно фиг.2 в устройство по п.1, содержащее: буферный согласующий каскад 1, выделитель тактовой частоты и формирователь тактовых импульсов 2, первый ключевой блок 3, запоминающее устройство 4, компаратор 5, коммутатор 6, первый блок запрета 7, второй блок запрета 8, делитель частоты 9, введены: дополнительный второй ключевой блок 10, интегратор 11, дополнительный третий ключевой блок 12, первый дешифратор 13, первый счетчик 14, второй дешифратор 15, логический элемент ИЛИ 16, второй счетчик 17, третий дешифратор 18, инвертор 19.

В предлагаемом устройстве для поиска и проверки истинности найденного синхронизма по первому варианту сигнал из канала связи поступает на вход буферного согласующего каскада 1, выход которого соединен со входом выделителя тактовой частоты и формирователя тактовых импульсов 2, а также со входом первого ключевого блока 3 и с первым входом коммутатора 6. Выход первого ключевого блока 3 соединен со входом запоминающего устройства 4, выход которого соединен с одним из входов компаратора 5, на другой вход которого поступает сигнал постоянной величины, равной N/2. Выход компаратора 5 соединен со вторым входом коммутатора 6. Первый выход коммутатора 6 соединен со входом дополнительного второго ключевого блока 10, а второй выход коммутатора 6 соединен с разрешающим входом дополнительного второго ключевого блока 10, выход которого соединен с входом интегратора 11. Выход интегратора 11 соединен с входом дополнительного третьего ключевого блока 12, его выход соединен со входом первого дешифратора 13, а также с входом обнуления интегратора 11. Выход первого дешифратора 13 соединен со входом первого счетчика 14, а его выход связан со входом второго дешифратора 15. Выход второго дешифратора 15 соединен с первым входом логического элемента ИЛИ 16, а его выход связан с третьим входом коммутатора 6, а также связан с входом обнуления первого счетчика 14 и второго счетчика 17. Третий выход коммутатора 6 соединен с запрещающим входом первого блока запрета 7. Выход первого блока запрета 7 соединен с запрещающим входом второго блока запрета 8. Выход выделителя тактовой частоты и формирователя тактовых импульсов 2 связан с информационным входом второго блока запрета 8, а его выход с входом делителя частоты 9. Выход делителя частоты 9 соединен с информационным вход первого блока запрета 6, с разрешающим входом первого ключевого блока 3 и третьего ключевого блока 12, с входом второго счетчика 17, а также является выходом устройства синхронизации для подключения к декодеру. Выход второго счетчика 17 соединен со входом третьего дешифратора 18, а его выход связан через инвертор 19 с вторым входом логического элемента ИЛИ 16.

Согласно фиг.3 в устройство по п.1, содержащее: буферный согласующий каскад 1, выделитель тактовой частоты и формирователь

тактовых импульсов 2, ключевой блок 3, запоминающее устройство 4, компаратор 5, коммутатор 6, первый блок запрета 7, второй блок запрета 8, делитель частоты 9, введены: первый счетчик 14, логический элемент ИЛИ 16, второй счетчик 17, инвертор 19, четвертый дешифратор 20, пятый дешифратор 21.

В предлагаемом устройстве поиска и проверки истинности найденного синхронизма по второму варианту (см. фиг.3) сигнал из канала связи поступает на вход буферного согласующего каскада 1, выход которого соединен со входом выделителя тактовой частоты и формирователя тактовых импульсов 2, с первым входом коммутатора 6, а также со входом ключевого блока 3. Выход ключевого блока 3 соединен со входом запоминающего устройства 4, выход которого соединен с одним из входов компаратора 5, на другой вход которого поступает сигнал постоянной величины, равной N/2. Выход компаратора 5 соединен со вторым входом коммутатора 6. Второй выход коммутатора 6 соединен со входом первого счетчика 14. Выход этого счетчика соединен со входом четвертого дешифратора 20, а его выход связан с первым входом логического элемента ИЛИ 16. Выход логического элемента ИЛИ 16 соединен с третьим входом коммутатора 6, а также с входами обнуления первого счетчика 14 и второго счетчика 17. Третий выход коммутатора 6 соединен с запрещающим входом первого блока запрета 7. Выход первого блока запрета 7 соединен с запрещающим входом второго блока запрета 8. Выход выделителя тактовой частоты и формирователя тактовых импульсов 2 связан с информационным входом второго блока запрета 8, а его выход с входом делителя частоты 9. Выход делителя частоты 9 соединен с информационным входом первого блока запрета 7, с разрешающим входом ключевого блока 3, с входом второго счетчика 17, а также является выходом устройства синхронизации для подключения к декодеру. Выход второго счетчика 17 соединен со входом пятого дешифратора 21, а его выход через инвертор 19 связан с вторым входом логического элемента ИЛИ 16.

Работа предлагаемого устройства синхронизации (см. фиг.1) заключается в следующем. Входной импульсно-аналоговый групповой сигнал из канала связи поступает через буферный согласующий каскад 1 и ключевой блок 3 на вход запоминающего устройства (ЗУ) 4, где значение амплитуды чипа группового сигнала сохраняется в памяти. Сигнал с выхода буферного согласующего каскада 1, также поступает на первый вход коммутатора 6. С помощью выделителя тактовой частоты и формирователя тактовых импульсов (ВКТЧ-ФТИ) 2 формируется периодическая последовательность тактовых импульсов с частотой следования чиповых интервалов. Ключевой блок 3 открывает вход ЗУ 4 при поступлении на его разрешающий вход импульсов с выхода делителя частоты 8, делящего частоту выходной периодической последовательности тактовых импульсов ВКТЧ-ФТИ 2 в N раз. Таким образом, в ЗУ 4 поступает каждый N-й чип группового сигнала.

Сохраненное в ЗУ 4 значение амплитуды N-го чипа поступает на вход компаратора 5, где сравнивается с пороговым значением N/2, действующим на его втором входе. В случае превышения амплитуды чипа порогового значения N/2 на выходе компаратора 5 появляется «1», иначе «0». Если на выходе компаратора 5 появился «0», который поступает через коммутатор 6, при подаче на его управляющий вход определенного сигнала управления от внешнего блока управления приемника CDMA, на запрещающий вход первого блока запрета 7, то сигнал с выхода делителя частоты 9 проходит через первый блок запрета 7 на его выход, тем самым, запрещая прохождение сигнала с выхода ВКТЧ-ФТИ 2 через второй блок запрета 8. Следовательно, на вход делителя частоты 9 поступают тактовые импульсы, задержанные (сдвинутые) на один тактовый интервал. Таким образом, производится сдвиг N-го чипа группового сигнала на один чип для анализа следующего чипа группового сигнала.

Если на управляющий вход коммутатора 6 поступает сигнал, который включает устройство поиска и проверки истинности найденного синхронизма, то сигнал с первого и второго выходов коммутатора 6 поступает на устройство поиска и проверки истинности найденного синхронизма, а сигнал от устройства поиска и проверки истинности найденного синхронизма поступает на третий вход коммутатора 6 и транслируется на запрещающий вход первого блока запрета 7.

Если же на запрещающий вход первого блока запрета 7 с третьего выхода коммутатора 6 поступает «1», то есть амплитуда N-го чипа группового сигнала превышает пороговое значение N/2, сигнал, поступающий на информационный вход первого блока запрета 7 с выхода делителя частоты 9, не проходит на его выход, следовательно, на запрещающий вход второго блока запрета 8 поступает «0». Таким образом, второй блок запрета 8 пропускает на выход импульс, поступающий с выхода ВКТЧ-ФТИ 2, тем самым не производя сдвиг импульсов, поступающих на вход делителя частоты 9, следовательно, не сдвигая чипы группового сигнала, поступающие на вход запоминающего устройства 4. В этом случае на выходе делителя частоты 9 формируется периодическая маркерная последовательность синхронизирующих импульсов, которая синхронизирована по интервалам ортогональности входного группового сигнала.

Проверка истинности найденного синхронизма группового сигнала по интервалам ортогональности по первому варианту (см. фиг.2) в предлагаемом устройстве может осуществляться следующим образом. Входной импульсно-аналоговый групповой сигнал из канала связи поступает через буферный согласующий каскад 1 и первый ключевой блок 3 на вход ЗУ 4, где значение амплитуды чипа группового сигнала сохраняется в памяти. Сигнал с выхода буферного согласующего каскада 1 также поступает на первый вход коммутатора 6. При подаче определенного сигнала на

управляющий вход коммутатора 6, включающего устройство поиска и проверки истинности найденного синхронизма, сигнал с его первого выхода через второй дополнительный ключевой блок 10 поступает на вход интегратора 11, где производится сложение амплитуд чипов группового сигнала за время, равное периоду следования N чипов группового сигнала.

С помощью ВКТЧ-ФТИ 2 формируется периодическая последовательность тактовых импульсов с частотой следования чиповых интервалов. Первый ключевой блок 3 разрешает прохождение сигнала на вход ЗУ 4, при поступлении на его управляющий вход импульсов с выхода делителя частоты 9, делящего частоту выходной периодической последовательности тактовых импульсов с выхода ВКТЧ-ФТИ 2 в N раз. Таким образом, в ЗУ 4 поступает каждый N-й чип группового сигнала. Сохраненное в ЗУ 4 значение амплитуды N-го чипа поступает на вход компаратора 5, где сравнивается с пороговым значением N/2, действующим на его втором входе. В случае превышения амплитудой чипа порогового значения N/2 на выходе компаратора появляется «1», иначе «0». В случае, когда на выходе компаратора 5 появился «0», который поступает на второй вход коммутатора 6 и на управляющем входе коммутатора 6 присутствует сигнал, включающий устройство поиска и проверки истинности найденного синхронизма, сигнал с его второго выхода поступает на разрешающий вход дополнительного второго ключевого блока 10, соответственно вход интегратора 11 не открыт, следовательно, интегрирование амплитуд чипов группового сигнала не производится, и на выходе интегратора 11 сигнал «0», который через дополнительный третий ключевой блок 12 поступает на вход первого дешифратора 13, предназначенного для сравнения результата интегрирования с пороговым значением N, в случае равенства входного значения пороговому на его выходе появляется «1», иначе «0». Дополнительный третий ключевой блок 12 предназначен для того, чтобы на вход первого дешифратора 13 поступал сигнал с выхода интегратора 11 с периодом равным N. Результат работы первого дешифратора 13 с выхода поступает на вход первого счетчика 14, предназначенного для подсчета количества успешных проверок.

То есть в данном случае в первый счетчик 14 записывается число «0», которое поступает затем на вход второго дешифратора 15, который предназначен для сравнения показания второго счетчика 14 с пороговым значением r, в случае превышения показаний порогового значения на его выходе появляется «1», иначе «0». С выхода данного дешифратора 15 сигнал, в данном случае «0», поступает на один из входов логического элемента «ИЛИ» 16. На другой его вход поступает через инвертор 19 сигнал с выхода третьего дешифратора 18, предназначенного для сравнения показания второго счетчика 17 с пороговым значением q, в случае превышения показаний счетчика 17 порогового значения на его выходе появляется «1», иначе «0». На вход данного дешифратора поступает результат работы второго счетчика 17, предназначенного для подсчета общего количества проверок.

Данный счетчик подсчитывает количество импульсов маркерной последовательности с выхода делителя частоты 9.

В случае, когда на выходе третьего дешифратора 18 появляется «1», то есть количество проверок стало превышать пороговое значение q, то она поступает через инвертор 19 на один из входов логического элемента «ИЛИ» 16. На второй вход элемента 16, как сказано выше, поступает «0», то есть количество успешных проверок не превысило величины равной r, следовательно, на его выходе появляется «0», который поступает на третий вход коммутатора 6, а также в качестве сигнала обнуления на счетчики 14 и 17. В случае, когда на управляющий вход коммутатора 6 поступает сигнал управления, включающий устройство поиска и проверки истинности найденного синхронизма, сигнал с его третьего входа коммутируется с запрещающим входом первого блока запрета 7, тем самым, разрешая прохождение сигнала с делителя частоты 9 на его выход. Сигнал с выхода первого блока запрета 7 поступает на запрещающий вход второго блока запрета 8, тем самым, запрещая прохождение сигнала с выхода ВКТЧ и ФТИ 2 на вход делителя частоты 9. Следовательно, на вход делителя частоты 9 поступают тактовые импульсы, задержанные (сдвинутые) на один тактовый интервал. Таким образом, производится сдвиг N-ого чипа группового сигнала на один чип для анализа следующего по времени чипа группового сигнала.

Если же с выхода третьего дешифратора 18 поступает «0» через инвертор 19 на вход логического элемента «ИЛИ» 16, то есть количество проверок не достигло величины порогового значения q, а на второй его вход также поступает «0» с выхода второго дешифратора 15, то сдвиг не производится, так как на выходе логического элемента «ИЛИ» 16 появляется «1». Этот сигнал поступает как описано выше на запрещающий вход первого блока запрета 7, запрещая прохождение сигнала с выхода делителя частоты 9 на запрещающий вход второго блока запрета 8, тем самым не производя задержку (сдвиг) импульсов тактовой частоты, поступающих на вход делителя частоты 9.

Если на выходе компаратора 5 появилась «1», то есть амплитуда N-ого чипа группового сигнала превышает пороговое значение N/2, сигнал, поступающий, как описано выше, через коммутатор 6 на разрешающий вход дополнительного второго ключевого блока 10, открывает вход интегратора 11 для интегрирования амплитуд чипов группового сигнала. Результат интегрирования поступает через дополнительный третий ключевой блок 12, на первый дешифратор 13, и в качестве сигнала обнуления на интегратор 11. Если результат интегрирования равен N, то на выходе первого дешифратора 15 появляется «1», которая поступает на вход первого счетчика 14 и увеличивает его показание, тем самым производится фиксация удачной проверки найденного состояния синхронизма. Иначе появляется на выходе «0», который не увеличивает показания данного счетчика и сигнализирует о том, что был найден ложный синхронизм и требуется произвести сдвиг анализируемого чипа, как описано выше. По превышению показания

счетчика 14 величины равной r, на выходе второго дешифратора 15, появляется «1», которая поступает на вход логического элемента «ИЛИ» 16. Если на второй его вход поступает «1» или «0», соответственно инвертированное значение «0» или «1» с выхода третьего дешифратора 18, сдвиг не производится, так как на выходе логического элемента «ИЛИ» 16 появляется в этих случаях всегда значение «1», которое запрещает прохождение сигнала с выхода делителя частоты 9 на запрещающий вход второго блока запрета 8. В этом случае на выходе делителя частоты 9 появляется периодическая маркерная последовательность синхронизирующих импульсов, которая синхронизирована по интервалам ортогональности входного группового сигнала.

Проверка истинности найденного синхронизма группового сигнала по интервалам ортогональности по второму варианту (см. фиг.3) в предлагаемом устройстве может осуществляться следующим образом.

Входной импульсно-аналоговый групповой сигнал из канала связи поступает через буферный согласующий каскад 1 и ключевой блок 3 на вход ЗУ 4, где значение амплитуды чипа группового сигнала сохраняется в памяти. Сигнал с выхода буферного согласующего каскада 1, также поступает на первый вход коммутатора 6, но в данной реализации он не используется, то есть первый выход коммутатора 6 не используется.

С помощью ВКТЧ и ФТИ 2 формируется периодическая последовательность тактовых импульсов с частотой следования чиповых интервалов. Ключевой блок 3 открывает вход ЗУ 4, если на его второй вход поступает импульс с выхода делителя частоты 9. Таким образом, в ЗУ 4 поступает каждый N-ый чип группового сигнала. Делитель частоты 9 предназначен для деления периодической последовательности тактовых импульсов с выхода ВКТЧ и ФТИ 2 на N.

Сохраненное в ЗУ 4 значение амплитуды N-ого чипа поступает на вход компаратора 5, где сравнивается с пороговым значением N/2, которое подается на его второй вход. Результат сравнения амплитуды N-ого чипа группового сигнала с пороговым значением появляется на выходе компаратора 5, причем, в случае превышения амплитуды чипа порогового значения на его выходе появляется «1», иначе «0». Если на выходе компаратора 5 появился «0», который поступает на второй вход коммутатора 6, и на управляющем входе коммутатора 6 присутствует сигнал, включающий устройство поиска и проверки истинности найденного синхронизма, сигнал с его второго выхода поступает на вход первого счетчика 14, предназначенного для подсчета количества успешных проверок, то есть проверок, в которых амплитудное значение N-ого чипа группового сигнала превышает пороговое значение N/2. Сигнал с выхода данного счетчика 14 поступает на вход четвертого дешифратора 20, который предназначен для сравнения на равенство или превышение результата подсчета успешных проверок счетчиком 14 с пороговым значением r. Если количество успешных проверок достигло или превысило пороговое значение r, то с выхода четвертого

дешифратора 20 поступает «1» на один из входов логического элемента «ИЛИ» 16. В противном случае на его вход поступает «0» с выхода четвертого блока дешифратора 20. На второй вход логического элемента «ИЛИ» 16 поступает сигнал через инвертор 19 с выхода пятого дешифратора 21, предназначенного для сравнения на равенство пороговому значению q результата, поступающего с выхода второго счетчика 17. Данный счетчик подсчитывает количество импульсов маркерной последовательности с выхода делителя частоты 9, то есть общее количество проверок.

В случае когда общее количество проверок достигло порогового значения, на выходе пятого дешифратора 21 появляется «1», иначе «0». Данный сигнал с выхода дешифратора 21 поступает через инвертор 19 на второй вход логического элемента «ИЛИ» 16. Если на его один вход поступил сигнал «1» от четвертого дешифратора 20, а на второй вход сигнал «0», то есть «1» от пятого блока дешифратора 27, то на его выходе появляется «1», которая поступает на третий вход коммутатора 6, где коммутируется, в данном случае, с запрещающим входом первого блока запрета 7 и запрещает прохождение импульса с выхода делителя частоты 9 на запрещающий вход второго блока запрета 8, тем самым не производя задержку (сдвиг) тактовых импульсов с выхода ВКТЧ и ФТИ 2. Сигнал с выхода логического элемента ИЛИ 16 также поступает в качестве сигнала обнуления на счетчики 14 и. 17.

В случае, когда на один вход логического элемента «ИЛИ» 16 поступает сигнал «1» от четвертого дешифратора 20, а на второй вход сигнал «1», то есть «0» от пятого дешифратора 21, или в случае, когда поступает сигнал «0» от четвертого дешифратора 20 и «0» от пятого дешифратора 21, то на его выходе появляется сигнал «1», который запрещает производить задержку (сдвиг) тактовых импульсов, как описано выше. В данных случаях на выходе делителя частоты 9 появляется периодическая маркерная последовательность синхронизирующих импульсов, которая синхронизирована по интервалам ортогональности входного группового сигнала.

Если на один вход логического элемента «ИЛИ» 16 поступает «0» с выхода четвертого дешифратора 20, а на второй вход поступает «0» («1» с выхода пятого дешифратора 21), то есть за q проверок не было найдено r подтверждений истинности найденного синхронизма, то на выходе логического элемента «ИЛИ» 16 появляется «0», который коммутируется посредством коммутатора 6 с запрещающим входом первого блока запрета и разрешает прохождение импульса с выхода делителя частоты 9 на запрещающий вход второго запрещающего блока 8. Таким образом, производится сдвиг N-ого чипа группового сигнала на один чип для анализа следующего по времени чипа группового сигнала.

Рассмотрим пример реализации блоков предлагаемого устройства.

Буферный согласующий каскад 1 может быть выполнен согласно (См. Буга Н.Н., Фалько А.И., Чистяков Н.И. Радиоприемные устройства. М.: «Радио и Связь», 1986, стр.55-57).

Выделитель тактовой частоты и формирователь тактовых импульсов 2 может быть выполнен согласно (См. Мальцева Л.А., Фромберг Э.М., Ямпольский B.C. Основы цифровой техники. М.: «Радио и связь» 1987, стр.28-33).

Ключевые блоки можно выполнить согласно (См. Гивоне Д., Россер Р. Микропроцессоры и микрокомпьютеры. М.: «Мир», 1983, стр.147-148).

Запоминающее устройство 4 может быть выполнено согласно (См. Мальцева Л.А., Фромберг Э.М., Ямпольский B.C. Основы цифровой техники. М.: «Радио и связь» 1987, стр.79-82.).

Блоки запрета можно выполнить согласно (См. Гивоне Д., Россер Р. Микропроцессоры и микрокомпьютеры. М.: «Мир», 1983, стр.85.).

Компаратор 5 может быть выполнен согласно (См. Клингман Э. Проектирование микропроцессорных систем. М.: «Мир», 1980. стр.96.).

Коммутатор 6 может быть выполнен согласно (См. Клингман Э. Проектирование микропроцессорных систем. М.: «Мир», 1980. стр.97.).

Делитель частоты 8 может быть выполнен согласно (См. Мальцева Л.А., Фромберг Э.М., Ямпольский B.C. Основы цифровой техники. М.: «Радио и связь» 1987, стр.40-43.).

Интегратор 10 может быть выполнен согласно (См. Мальцева Л.А., Фромберг Э.М., Ямпольский B.C. Основы цифровой техники. М.: «Радио и связь» 1987, стр.53-54.).

Счетчики можно выполнить согласно (См. Мальцева Л.А., Фромберг Э.М., Ямпольский B.C. Основы цифровой техники. М.: «Радио и связь» 1987, стр.40-43.).

Логический элемент ИЛИ 15 может быть выполнен согласно (См. Хилбурн Д., Джулич П. МикроЭВМ и микропроцессоры. М.: «Мир» 1979, стр.18-20.).

Дешифраторы можно выполнить согласно (См. Мальцева Л.А., Фромберг Э.М., Ямпольский B.C. Основы цифровой техники. М.: «Радио и связь» 1987, стр.47-52.).

Инвертор 18 может быть выполнен согласно (См. Хилбурн Д., Джулич П. МикроЭВМ и микропроцессоры. М.: «Мир» 1979, стр.21.).

Реализация блоков предлагаемого устройства может быть также осуществлена программным способом путем формирования необходимых элементов с помощью программируемых логических интегральных схем (ПЛИС).

Буферный согласующий каскад 1 может быть выполнен согласно (См. «ХАСТ Libraries Guide» XILINX, 1994 г., стр.3-103.)

Ключевые блоки можно выполнить согласно (См. «ХАСТ Libraries Guide» XILINX, 1994 г., стр.3-403 - 3-382)

Запоминающее устройство 4 может быть выполнено согласно (См. «ХАСТ Libraries Guide» XILINX, 1994 г., стр.3-366 - 3-416).

Блоки запрета можно выполнить согласно (См. «ХАСТ Libraries Guide» XILINX, 1994 г., стр.3-93.)

Компаратор 5 может быть выполнен согласно (См. «ХАСТ Libraries Guide» XILINX, 1994 г., стр.3-211 - 3-222.)

Коммутатор 6 может быть выполнен согласно (См. «ХАСТ Libraries Guide» XILINX, 1994 г., стр.3-351 - 3-355.)

Делитель частоты 8 может быть выполнен согласно (См. «ХАСТ Libraries Guide» XILINX, 1994 г., стр.3-109 - 3-175).

Интегратор 10 может быть выполнен согласно (См. «ХАСТ Libraries Guide» XILINX, 1994 г., стр.3-36 - 3-51.)

Счетчики можно выполнить согласно (См. «ХАСТ Libraries Guide» XILINX, 1994 г., стр.3-109 - 3-175.)

Логический элемент ИЛИ 15 может быть выполнен согласно (См. «ХАСТ Libraries Guide» XILINX, 1994 г., стр.3-385).

Дешифраторы можно выполнить согласно (См. «ХАСТ Libraries Guide» XILINX, 1994 г., стр.3-227 - 3-230.)

Инвертор 18 может быть выполнен согласно (См. «ХАСТ Libraries Guide» XILINX, 1994 г., стр.3-328.)

Приложение

Исследование свойств группового сигнала Уолша

Исследуются свойства группового сигнала в системе с кодовым разделением каналов, представляющего собой сумму функций Уолша - канальных переносчиков.

Пусть в N-мерном базисе Уолша нулевая (по Уолшу) функция постоянна и равна 1, а все остальные N-1 функций модулированы равновероятными информационными битами «1» (в этом случае соответствующий канальный переносчик присутствует в групповом сигнале) или «0» (в этом случае соответствующий канальный переносчик в групповом сигнале отсутствует), причем длительность информационного бита равна длительности интервала ортогональности, состоящего из N чипов. Тогда справедливо следующие положения.

Свойство №1. Если количество функций Уолша в любом интервале ортогональности, модулированных информационным битом «1», равно или превышает N/2, то амплитудное значение m_i первого чипа группового сигнала в этом интервале удовлетворяет неравенству и является наибольшим по сравнению с амплитудными значениями m_i других чипов этого интервала, причем m_iN/2 (i=2, 3, ..., N).

Доказательство.

Для наглядности, без потери общности исследования, рассмотрим случай N=8. Соответствующий этому базису набор функций Уолша, упорядоченных по Уолшу, представлен в табл.1.

Как видно из табл.1, значения всех функций Уолша в первом чипе равны 1. Поэтому групповой сигнал, представляющий собой сумму всех канальных переносчиков, в первом чипе всегда положителен. Его численное значение равно m₁=N-u, где u - количество канальных переносчиков, модулированных в данном интервале ортогональности информационным битом «0». В то же время значение сигнала в любом другом чипе указанного интервала не может превышать N/2, поскольку N/2 символов в каждом таком чипе отрицательны и равны -1. Тогда из условия N-u>N/2 следует, что при u<N/2 значение группового сигнала в первом чипе максимально по сравнению с его значениями m_i во всех остальных чипах того же интервала, m_i>N/2 для i=1 и m_i<N/2 для i=2, 3, ..., N. При u>N/2 имеем m_i<N/2 для i=1, 2, 3, ..., N. В этом случае значения сигнала в первом и других (всех или некоторых) чипах одного и того же интервала могут быть одинаковыми. Таким образом, сформулированное выше утверждение доказано. Полученные результаты представлены в табл.2.

Таблица 2
Количество u информационных битов «0»	u<N/2	uN/2
Количество информационных битов «1»	N/2	<N/2
Амплитуда m i первого чипа группового сигнала	m1>N/2	m 1N/2
Амплитуда m i остальных чипов группового сигнала (i=2, 3, ..., N)	mi<N/2	miN/2

Свойство №2. Сумма амплитудных значений m_i чипов группового сигнала в любом интервале ортогональности канальных переносчиков равна N.

Доказательство.

Для наглядности, без потери общности исследования, также рассмотрим случай N=8. Соответствующий этому базису набор функций Уолша, упорядоченных по Уолшу, представлен в табл.1.

Как видно из табл.1, сумма амплитуд всех чипов любой функции Уолша, кроме нулевой, при информационном бите «1» равна 0. При информационном бите «0» эта сумма тоже равна нулю, то есть любая функция Уолша из N-мерного базиса, кроме нулевой функции, не содержит постоянной составляющей. При этом сумма чипов нулевой функции Уолша равна 8, то есть размерности базиса N.

Следовательно, сумма амплитудных значений чипов группового сигнала, представляющего собой сумму всех канальных переносчиков, постоянна и равна N в любом интервале ортогональности, что и требовалось доказать.

1. Устройство синхронизации группового сигнала по интервалам ортогональности функций Уолша в системе передачи информации с кодовым разделением каналов содержит буферный согласующий каскад, запоминающее устройство, компаратор, отличающееся тем, что введен ключевой блок, выделитель тактовой частоты, формирователь тактовых импульсов, делитель частоты, первый и второй блоки запрета, коммутатор, при этом выход буферного согласующего каскада подключен к одному из входов ключевого блока, ко входу выделителя тактовой частоты, а также к первому входу коммутатора, выход ключевого блока подключен ко входу запоминающего устройства, выход которого подключен к одному из входов компаратора, на второй вход которого подан сигнал постоянной величины, равной N/2, где N - общее число канальных переносчиков, выход компаратора подключен ко второму входу коммутатора, первый и второй выходы коммутатора являются выходами для подключения к устройству поиска и проверки истинности найденного синхронизма, а третий его выход подключен к запрещающему входу первого блока запрета, выход которого подключен к запрещающему входу второго блока запрета выход выделителя тактовой частоты подключен к информационному входу второго блока запрета, выход которого подключен ко входу делителя частоты, а выход делителя частоты подключен к информационному входу первого блока запрета и к разрешающему входу ключевого блока и является выходом устройства синхронизации для подключения к декодеру.

2. Устройство по п.1, отличающееся тем, что дополнительно содержит устройство поиска и проверки истинности найденного синхронизма, включающего интегратор, дополнительные второй и третий ключевые блоки, первый, второй и третий дешифраторы, первый и второй счетчики, логический элемент ИЛИ, инвертор, при этом разрешающий вход дополнительного второго ключевого блока является входом для подключения второго выхода коммутатора, а его выход соединен со входом интегратора, запрещающий вход дополнительного второго ключевого блока является входом для подключения к первому выходу коммутатора, выход интегратора подключен через дополнительный третий ключевой блок ко входу первого дешифратора, выход которого подключен ко входу первого счетчика, выход которого подключен ко входу второго дешифратора, выход которого подключен к одному из входов логического элемента ИЛИ, выход которого является выходом для подключения к третьему входу коммутатора, запрещающий вход первого блока запрета является входом для подключения к третьему выходу коммутатора, разрешающий вход третьего ключевого блока соединен с выходом делителя частоты, и со входом второго счетчика, выход которого подключен ко входу третьего дешифратора, выход которого через инвертор подключен ко второму входу логического элемента ИЛИ.

3. Устройство по п.1, отличающееся тем, что оно дополнительно содержит устройство поиска и проверки истинности найденного синхронизма, включающего первый и второй счетчики, четвертый и пятый дешифраторы, логический элемент ИЛИ, инвертор, при этом вход первого счетчика является входом для подключения второго выхода коммутатора, а выход первого счетчика подключен ко входу четвертого дешифратора, выход которого подключен к одному из входов логического элемента ИЛИ, выход которого является выходом для подключения к третьему входу коммутатора, запрещающий вход первого блока запрета является входом для подключения третьего выхода коммутатора, вход второго счетчика соединен с выходом делителя частоты, выход второго счетчика подключен ко входу пятого дешифратора, а его выход через инвертор подключен ко второму входу логического элемента ИЛИ.