Цифровой интегратор

 

Полезная модель относится к области вычислительной техники и может быть использована для интегрирования сигналов, задаваемых цифровым кодом при нечетком задании момента окончания интегрирования. Требуемый технический результат, заключающийся в расширении функциональных возможностей, достигается в устройстве, содержащем одновибратор, генератор тактовых импульсов, два регистра памяти, два элемента ИЛИ, счетчик импульсов, блок формирования интегрируемой функции, блок формирования значений функции принадлежности, два RS-триггера, ключ, формирователь временных меток, сумматор-накопитель, блок оперативной памяти.

Полезная модель относится к области вычислительной техники и может быть использована для интегрирования сигналов, задаваемых цифровым кодом при нечетком задании момента окончания интегрирования.

Известен интегратор, содержащий усилитель с емкостью в цепи обратной связи /В.А.Кисель. Аналоговые и цифровые корректоры. М.: Радио и связь, 1986, с.142/.

Недостатком устройства является относительно низкая точность, обусловленная нестабильностью параметров усилителя.

Наиболее близким по технической сущности к предлагаемому, является устройство, содержащее последовательно соединенные сумматор-накопитель и ключ, а также ГТИ и формирователь временных меток, выход которого соединен с управляющим входом ключа /Цифровые системы фазовой синхронизации. Под ред. М.И.Жодзинского. - М.: Сов. радио, 1980, с.40/.

Недостатком устройства являются относительно узкие функциональные возможности, поскольку оно не позволяет интегрировать сигналы с интервалом с нечетки временем окончания.

Цель изобретения - расширение функциональных возможностей.

Поставленная цель достигается тем, что в устройство, содержащее сумматор-накопитель, ключ, ГТИ и формирователь временных меток, введены последовательно соединенные счетчик импульсов, счетный вход которого соединен с информационным входом ключа и с выходом ГТИ, блок формирования значений функций принадлежности и блок оперативной памяти, первый и второй регистры памяти, информационные входы которых соединены с адресным входом блока оперативной памяти и с выходом сумматора-накопителя, первый RS-триггер, S-вход которого соединен с первым выходом формирователя временных меток, а выход - соединен с управляющим входом

ключа, выход которого соединен с управляющим входом сумматора-накопителя, второй RS-триггер, S-вход которого соединен с управляющим входом первого регистра памяти и со вторым выходом формирователя временных меток, а выход - соединен с входом разрешения записи блока оперативной памяти, первый элемент ИЛИ, выход которого соединен с R-входом первого RS-триггера, второй элемент ИЛИ, первый вход которого соединен с первым входом первого элемента ИЛИ и с управляющим входом второго регистра памяти, а выход - соединен с R-входом второго RS-триггера, а также одновибратор, выход которого соединен со входами установки в ноль счетчика импульсов, сумматора-накопителя, блока оперативной памяти, первого и второго регистров памяти и со вторыми входами первого и второго элементов ИЛИ, при этом, третий выход формирователя временных меток соединен с входом останова ГТИ.

Анализ научно-технической литературы показал, что до даты подачи заявки не было устройств с указанной совокупностью признаков. Следовательно, предложение отвечает критерию новизны.

Кроме того, цель изобретения достигается всей вновь введенной совокупностью признаков, которая в литературе не обнаружена. Следовательно, предложение отвечает критерию существенных отличий.

На чертеже представлена электрическая структурная схема цифрового интегратора.

Цифровой интегратор (фиг.1) содержит последовательно соединенные одновибратор 1, ГТИ 2, счетчик 3 импульса, формирователь 4 временных меток, второй RS-триггер 5 и блок 6 оперативной памяти, последовательно соединенные первый элемент ИЛИ, первый RS-триггер 8, ключ 9 и сумматор-накопитель 10, выход которого соединен с входами первого 11 и второго 12 регистров памяти, вход установки в ноль которого соединен с входом второго элемента ИЛИ 13, а также блок 14 формирования значений функции принадлежности и блок 15 формирования интегрируемой функции, вход

которого соединен с выходом счетчика 3 импульсов, а выход - соединен с информационным входом сумматора-накопителя.

Формирователь 4 выполнен в виде двоичного дешифратора. Блоки 14 и 15 выполнены в виде ПЗУ, а блок 6 - в виде ОЗУ. Остальные блоки также являются стандартными блоками вычислительной техники.

Работает цифровой интегратор следующим образом.

Функцией цифрового интегратора является интегрирование функции (t)>0 с момента начала tн до нечетко заданного момента tk окончания интегрирования, описываемого линейной симметричной функцией принадлежности типа примерного равенства /А.Кофман. Введение в теорию нечетких множеств. - М.: Радио и связь, 1982, с.162/:

Где , K - параметры положения и размаха функции принадлежности.

Заметим, что MTK (tK)0 в интервале от

до

Поскольку момент окончания интегрирования является нечетким, то результат интегрирования также представляет собой нечеткий результат, который описывается соответствующей функцией принадлежности MI(i):

Следовательно в устройстве при заданных исходных параметрах tH, , K, с учетом принятого вида функции принадлежности (1) должна формироваться функция принадлежности нечеткого результата интегрирования МI(i).

Это происходит следующим образом.

При подаче на вход одновибратора 1 запускающего сигнала вырабатывается импульс, который приводит цифровой интегратор в исходное состояние путем установки в ноль сумматора-накопителя 10, блока 6

оперативной памяти, первого 8 и второго 5 RS-триггеров, счетчика 3 импульсов и первого 11 и второго 12 регистров памяти. Этим же импульсом (можно предусмотреть задержку на входе ГТИ на время переходных процессов на начальную установку устройства) запускается ГТИ 2. В результате счетчик 3 начинает формировать отсчеты текущего времени. При достижении сигнала в счетчике 3 уровня t H, соответствующего началу интегрирования на первом выходе формирователя 4 формируется сигнал, который устанавливает в единичное состояние первый RS-триггер 8, в результате чего открывается ключ 9 и на управляющий вход сумматора накопителя 10 начинают поступать импульсы ГТИ 2. С этого начинается интегрирования входного сигнала, поступающего на информационный вход сумматора-накопителя 10 в цифровом виде с выхода блока 15. В момент t BH формируется сигнал на втором выходе формирователя 4, в результате чего, в первый регистр 11 памяти записывается результат интегрирования в интервале (tH, t K) и переводится в единичное состояние второй триггер 5, сигнал с выхода которого разрешает запись информации в блок 6. В дальнейшем интегрирование продолжается, но по каждой смене адреса на адресном входе блока 6, который соответствует результату интегрирования, в ячейку блока 6 по этому адресу записывается значение функции принадлежности, которая формируется в блоке 14.

Поскольку сигнал на выходе счетчика 3 соответствует текущему времени t, то формулы (1) достаточно для осуществления предварительного программирования блока 14. При достижении момента tK сигнал появляется на третьем выходе формирователя 4, в результате чего окончательный результат интегрирования записывается во второй регистр 12 памяти, а ГТИ 2 прекращает работу.

В результате в первом регистре 11 будет записан результат интегрирования на момент tH, во втором регистре 12 - на момент tK, а в блоке 6 в ячейках по адресам, определяемыми дискретными значениями результата интегрирования, будут описаны соответствующие им значения функции принадлежности. Поскольку результат интегрирования четкой функции при

нечетком верхнем пределе является нечеткой величиной, то достаточном для описания результата является функция принадлежности, записанная своими дискретными значениями в блоке 6. Поскольку значения результата интегрирования лежит в интервале значений интегрирования функции (t) от интервала (t+tH) до (t+t K), то эти крайние значения и записываются в первый 11 и второй 12 регистры соответственно. Тогда для последующего считывания результата из блока 6 достаточно сформировать адреса в указанном интервале и перевести при этом блок 6 в режим считывания и снять (зафиксировать) на его выходе дискретные значащие (отличные от нуля) сигналы, соответствующие значениям функции принадлежности. Они и будут дискретными аппроксимирующими отсчетами искомой функции принадлежности. При этом предварительно в блоке 15 записываются значения интегрируемой функции, и в боке 14 - значения функции принадлежности времени окончания интегрирования. Однако сам процесс считывания результата не входит в функции устройства, поэтому соответствующие технические средства в устройстве не представлены.

Таким образом, благодаря введению дополнительных блоков и связей существенно расширяются функциональные возможности устройства, поскольку оно позволяет интегрировать функции при нечетком верхнем пределе интегрирования.

Цифровой интегратор, содержащий сумматор-накопитель, ключ, генератор тактовых импульсов (ГТИ) и формирователь временных меток, отличающийся тем, что введены последовательно соединенные счетчик импульсов, счетный вход которого соединен с информационным входом ключа и с выходом ГТИ, блок формирования значений функции принадлежности и блок оперативной памяти, блок формирования интегрируемой функции, вход которого соединен с выходом счетчика импульсов, а выход - соединен с информационным входом сумматора-накопителя, первый и второй регистры памяти, информационные входы которых соединены с адресным входом блока оперативной памяти и с выходом сумматора-накопителя, первый RS-триггер, S-вход которого соединен с первым выходом формирователя временных меток, а выход - соединен с управляющим входом ключа, выход которого соединен с управляющим входом сумматора-накопителя, второй RS-триггер, S-вход которого соединен с управляющим входом первого регистра памяти и со вторым выходом формирователя временных меток, а выход - соединен с входом решения записи блока оперативной памяти, первый элемент ИЛИ, выход которого соединен с R-входом первого RS-триггера, второй элемент ИЛИ, первый вход которого соединен с первым входом первого элемента ИЛИ и с управляющим входом второго регистра памяти, а выход - соединен с R-входом второго RS-триггера, а также одновибратор, выход которого соединен со входами установки в ноль счетчика импульсов, сумматора-накопителя, блока оперативной памяти, первого и второго регистров памяти и со вторыми входами первого и второго элементов ИЛИ, при этом третий выход формирователя временных меток соединен со входом останова ГТИ.



 

Наверх