Имитатор радиолокационных сигналов

Предполагаемая полезная модель относится к технике моделирования радарных систем и может быть использована для отработки радиолокационных комплексов. Сущность полезной модели состоит в том, что в имитатор радиолокационных сигналов, включающий два делителя мощности, и модулятор, введены (М-1) дополнительных модуляторов и аттенюаторов, (М+1) дополнительных смесителей, а также аналого-цифровой и М цифро-аналоговых преобразователей, (М+1) процессорных модулей, преобразователь частоты и гетеродин. Предложенный имитатор обеспечивает возможность проведения отработки радиолокационных комплексов в лабораторных условиях путем формирования и введения в каждый канал комплекс сигналов, имитирующих отраженные от цели радиолокационные сигналы.

Предполагаемая полезная модель относится к технике моделирования радарных систем и может быть использована для отработки радиолокационных комплексов.

Известна моноимпульсная радиолокационная станция, выполненная в виде системы сопровождения, содержащей угломестный и азимутальный разностные и суммарный каналы, включающие соответственно связанные смеситель, усилитель промежуточной частоты и соответствующие детекторы, причем смесители каждого канала своими первыми входами соединены с соответствующими выходами приемного устройства радиолокационной системы, а вторыми входами одновременно подключены к выходу гетеродина (см., например. Справочник по радиолокации, ред. М.Сколник. Изд. «Советское радио», М., 1978, т. 4,с.20).

Эта система не обеспечивает возможности задания в лабораторных условиях и соответствующей имитации радиолокационных сигналов для отработки создаваемых радиолокационных комплексов.

Наиболее близким аналогом-прототипом является имитатор радиолокационных сигналов (см., например. Эксплуатационная документация стенда интеграции СИ-21-93И, ГосНИИАС, М., 2000, книга ЭД 6, с.с. 11-14), включающий два делителя мощности, а также канал имитации радиолокационной цели (РЛЦ) и

формирования активных помех, содержащий смеситель, первым входом соединенный с выходом первого делителя мощности, соответственно связанного с первым гетеродином, а вторым входом подключенный к выходу модулятора, первым входом связанного с шиной управления имитатора, а вторым входом соединенного с выходом второго делителя мощности, соответственно связанного со вторым гетеродином, цифровую линию задержки (ЦЛЗ), цифровой синтезатор частоты (ЦСЧ), аттенюатор, управляющим входом соединенный с выходом блока управления, входом связанного с шиной управления имитатора.

Известный имитатор радиолокационных сигналов обеспечивает возможность имитации сигнала только в одном канале РЛС, что существенно ограничивает возможности его использования.

Задача полезной модели состоит в разработке системы, реализующей имитацию соответствующих сигналов на всех приемных каналах РЛС.

Сущность полезной модели состоит в том, что в имитатор радиолокационных сигналов, включающий два делителя мощности, а также канал, содержащий модулятор, входом связанный с шиной управления, выходом соединенный с первым входом смесителя, своим выходом связанного с первым входом аттенюатора, введены (М-1) дополнительных модуляторов и аттенюаторов, (М+1) дополнительных смесителей, а также аналого-цифровой и М цифро-аналоговых преобразователей (соответственно АЦП и ЦАП), (М+1) процессорных модулей, преобразователь частоты и гетеродин, причем в канал введены первые ЦАП и процессорный модуль, а 1-й и 2-й дополнительные смесители, АЦП, преобразователь частоты и 1-й процессорный модуль формируют входной канал имитатора, (М-1) дополнительных модуляторов, аттенюаторов и ЦАПов, а также с 3-

го по (М+1) процессорные модули и соответствующие дополнительные смесители образуют соответственно (М-1)-е дополнительные каналы, при этом канал и дополнительные каналы являются выходными каналами имитатора, дополнительные с третьего по (М+1) смесители своими первыми входами соединены с выходами соответствующих с первого по (М-1)-й дополнительных модуляторов, а выходами подключены к первым входам соответствующих аттенюаторов, причем выходы аттенюатора и дополнительных аттенюаторов соединены с соответствующими с первого по М-й выходами имитатора, первый и второй делители мощности своими с первого по М-й выходами подключены соответственно ко вторым входам смесителей и первым входам модуляторов соответствующих выходных каналов, причем первый делитель мощности входом соединен с первым входом имитатора, соответствующие с 1-го по М-й ЦАПы своими выходами подключены ко вторым входам соответствующих модуляторов, а своими группами входов соединены с группами выходов соответствующих со 2-го по (М+1)-й процессорных модулей соответствующих выходных каналов, 1-й дополнительный смеситель выходом соединен с первым входом 2-го дополнительного смесителя, своим выходом подключенного к первому входу АЦП, группой выходов соединенного с первой группой входов блока преобразования частоты, группой выходов подключенного к первой группе входов 1-го процессорного модуля, со 2-го по (М+1)-й процессорные модули первыми группами входов одновременно соединены с группой выходов 1-го процессорного модуля, а второй группой входов с 1-го по М-й процессорные модули подключены к шине управления, при этом управляющие входы АЦП и ЦАП одновременно соединены со вторым (синхро) входом имитатора, гетеродин выходом соединен со входом второго делителя

мощности, (М+1)-м выходом подключенного ко второму входу 2-го дополнительного смесителя, причем первый делитель мощности своим (М+1)-м выходом соединен с первым входом 1-го дополнительного смесителя, вторым входом подключенного ко входу входного канала имитатора, своим входом соединенного с третьим входом имитатора, а аттенюаторы своими вторыми (управляющими) входами через блок согласования подключены к шине управления.

Предложенный имитатор обеспечивает возможность проведения отработки радиолокационных комплексов в лабораторных условиях путем формирования и введения в этот комплекс сигналов, имитирующих отраженные от цели радиолокационные сигналы.

На фиг.1 приведена функциональная блок-схема имитатора радиолокационных сигналов, на фиг.2 и 3 приведены структурные схемы алгоритма работы процессорных модулей соответственно входного и выходного каналов имитатора.

Имитатор радиолокационных сигналов (фиг.1) содержит (М+2) смесителей 1, предназначенных для формирования радиолокационных сигналов на соответствующей заданной несущей частоте и выполненных в виде соответствующих устройств балансного типа (см., например, http://www.micran. ru/cat.php?id=451), причем два смесителя (l₁ и l₂ ) установлены во входном канале (на фиг.не пронумерован), а остальные М смесителей (l₃-l_М+2 ) установлены в соответствующих с первого по М-й выходных каналах (на фиг.не пронумерованы) имитатора.

Выходы смесителей (l₃-l_М+2) соединены с первыми входами соответственно аттенюаторов (2 ₁-2_М), выполненных в виде соответствующих управляемых СВЧ устройств (см., например, http://www.micran.ru/cat.php?id=484), установленных в соответственно с первого по М-й выходных каналах (на фиг.не

пронумерованы) имитатора и предназначенных для установки заданных уровней выходных сигналов соответствующих каналов. Своими вторыми (управляющими) входами аттенюаторы (2 ₁-2_М) подключены к соответствующим выходам блока 3 согласования, выполненного, например, в виде модуля L-761-84 фирмы «L-card» (см., например, www.lcard.rn) и группой входов соединенного с шиной 4 управления, выполненной в виде, например, системного интерфейса ISA (см., например, проспект «Средства сбора и цифровой обработки сигналов», ЗАО «Инструментальные системы», выпуск: «Субмодули аналогового ввода-вывода», 29.03.04, Web: www.insys.m).

Смесители (l₃-l _М+2) своим первым входом подключены к выходу соответственно модуляторов (5₁-5_М ), предназначенных для переноса частоты сигналов на несущую частоту и выполненных в виде соответствующих устройств, например блока ADMDAC214x125M1 (см., например, проспект «Средства сбора и цифровой обработки сигналов», ЗАО «Инструментальные системы», выпуск: «Субмодули аналогового ввода-вывода», 29.03.04, Web: www.insys.m), а вторым входом соединены соответственно с первого по М-й выходами первого делителя 6₁ мощности, причем (М+1)-й выход этого делителя мощности подключен к первому входу смесителя 1₁, а вход соединен с первым входом имитатора. Следует указать, что при своем использовании имитатор этим входом должен быть связан с выходом гетеродина отрабатываемой РЛС (на фиг.не показаны).

Делитель 6₂ мощности своими с первого по М-й выходами подключен к первым входам модуляторов (5₁-5_М), (М+1)-м выходом соединен с первым входом смесителя l₂ , а входом подключен к выходу гетеродина 7, входом соединенного со входом (на фиг.не показан) имитатора.

Делители 6 мощности предназначены для разветвления сигналов и выполнены в виде соответствующих устройств, а гетеродин 7 предназначен для задания сигналов опорной частоты и выполнен в виде соответствующего генератора (см., например, Справочник по радиолокации, ред. М.Сколник. Изд. «Советское радио», М., 1978, т. 4, с.12).

Смеситель 1₁ своим вторым входом подключен ко входу входного канала и соответственно к третьему входу имитатора, а выходом соединен со вторым входом смесителя l₂ выходом подключенного ко входу аналого-цифрового преобразователя (АЦП) 8, выполненного, например в виде соответствующего устройства на микросхеме AD9245 (см, например, www. analog.corn). АЦП 8 группой выходов соединен с первой группой входов преобразователя 9 частоты, предназначенного для формирования комплексных отсчетов сигнала и получения требуемых при дальнейшей обработке значений частоты выборок и выполненного в виде устройства Digital Down Converter (DDC) типа, например, AD6620 (см., например, проспект «Средства сбора и цифровой обработки сигналов», ЗАО «Инструментальные системы», выпуск: «Субмодули цифрового приема». Web: www.insys.rn).

Преобразователь 9 частоты своими второй группой входов и группой выходов соответственно подключен к шине 4 управления и к первой группе входов процессорного модуля 10₁.

Процессорный модуль 10 предназначен для сбора и цифровой обработки сигналов в реальном масштабе времени и выполнен, например, в виде устройства ADP160QPCI (см., например, www. insys.ru).

При этом процессорный модуль 10₁ группой выходов одновременно соединен с первыми группами входов процессорных

модулей (10 ₂-10_М+1), причем процессорные модули 10 своими вторыми группами входов соединены с шиной 4 управления.

Процессорные модули (10₂-10 _М+1) группами выходов соединены с группами входов цифро-аналоговых преобразователей (ЦАП) соответственно (11₁ -11_М), выполненных, например, в виде микросхемы AD9772 (см., например, www. analog, corn), и своими выходами подключенных ко вторым входам модуляторов (5₁ -5_М) соответственно.

Имитатор радиолокационных сигналов (ИРС) работает следующим образом:

На вход смесителя 1₁ через третий вход ИРС подают зондирующие сигналы с частотой F₀ отрабатываемой РЛС (на фиг.не показана) и одновременно на вход делителя 6 ₁ мощности соответственно через первый вход ИРС подают сигналы на частоте F_g1 от гетеродина (на фиг.не показан) РЛС.

Сигналы с выхода смесителя 1 ₁ на промежуточной частоте F_пp.1=F ₀-F_g1 подают на первый вход смесителя 1₂, причем на второй вход этого смесителя от гетеродина 7 через делитель 6₂ мощности подают сигналы с частотой F_g2, а выборки сигналов с выхода этого смесителя с частотой F _пp.2=F_пp.1-F_g2 через АЦП 8 (после их оцифровки с частотой F _c) поступают на вход преобразователя 9 частоты, в котором производят перенос входного сигнала с промежуточной частоты на нулевую, формируют комплексные отсчеты сигналов и прореживают отсчеты в К раз до минимального значения F_в , требуемого для дальнейшей обработки (частота выборок F _в не должна быть менее величины полосы входного сигнала). Выходные сигналы преобразователя 9 частоты подают на соответствующий вход процессорного модуля 10₁ для последующей обработки и формирования отраженных от имитируемых целей радиолокационных сигналов.

Следует указать, что порядок величин соответствующих сигналов составляет: для зондирующих сигналов F ₀=(1-50) ГГц, F_пp.1=(0,1-15) ГГц, F_пp.2=(1-100) МГц, a F_с4F_пp.2, где F_с -частота синхросигналов, подаваемых на соответствующий вход АЦП8.

В процессорных модулях (10₂ -10_М+1), взаимодействующих с процессорным модулем 10₁, например, в соответствии с представленным на фиг.3 алгоритмом, формируют цифровые сигналы, которые поступают на соответствующие входы ЦАП (11 ₁-11_М), где их переводят в аналоговую форму, и с выходов этих ЦАП аналоговые сигналы с частотой F _пp.2 подают на первые входы соответствующих модуляторов (5₁-5_М), причем на синхровходы ЦАП с частотой F_с поступают синхроимпульсы, на вторые входы этих модуляторов от делителя 6₂ мощности подают сигналы с частотой F _g2, а сигналы с выходов модуляторов поступают на соответствующие входы соответствующих смесителей.

Сформированные на выходе смесителей (1₃-1_М+2 ) соответствующие радиолокационные сигналы, уровень которых корректируют с помощью соответственно аттенюаторов (2₁ -2_М) поступают на входы соответствующих приемных каналов отрабатываемой РЛС (на фиг.не показана).

В соответствии с приведенными на фиг.2 и 3 блок-схемами алгоритмов работа процессорных модулей (10₁-10 _M+1) ИРС осуществляется следующим образом:

Процессорный модуль 10₁ при обработке сигналов (фиг.2) вначале проводит преобразование отсчетов сигнала из квадратур в значения амплитуды и фазы, а затем временную задержку сигналов целей.

При этом поступающие сигналы комплексных отсчетов имеют вид:

s(i)=a(i)+jb(i), где s(i) - входной комплексный сигнал, a(i) и b(i) - действительная и мнимая части сигнала соответственно.

Комплексные выборки после преобразования отсчетов представляются в виде значений амплитуды A₀(i) и фазы ₀(i)^:

s₀(i)=A₀(i)exp[j₀(i)],

где A ₀(i)=(a²(i)+b² (i))^0,05, ₀(i)=arctg(b(i)/a(i)).

Отсчеты входного сигнала s₀(i) поступают в качестве входных сигналов при осуществлении процедуры временной задержки сигналов целей, при которой путем соответствующей задержки отсчетов входного сигнала в соответствии с заданными значениями поступающих от управляющего компьютера (на фиг.1 показана управляющая шина (шина 4) этого компьютера) временных задержек T ₁, Т₂,_...,Т _n,_...T_N (значения Т представляют собой целые числа, выраженные в числе отсчетов сигнала с частотой F_B) формируют сигналы (s_t1(i), s_t2(i),..., s_tn(i),_..., S _tN(i)), отраженные от N различных целей.

Реальная величина временной задержки сигнала п-ой цели на выходе имитатора равна:

Т_Sn=Т₀ +Т_n/F_B, где Т ₀ - величина внутренней постоянной задержки в блоках имитатора.

Процедура временной задержки описывается формулой:

s _tn(i)=s₀(i-T_n )=A₀(i-T_n)exp[j₀(i-T_n)].

С выхода процессорного модуля 10₁ на вход каждого процессорного модуля (10₂-10 _М+1) подают сигналы всех целей. Эти сигналы обрабатываются в программном блоке формирования доплеровского сдвига, где производится перенос этих входных сигналов с нулевой частоты на заданную управляющим компьютером (на фиг.не показан) для каждой цели частоту доплеровского сдвига.

Преобразование сигналов в программном блоке формирования доплеровского сдвига производится в соответствии с формулой:

s_Dn(i)=s_tn(i)ехр[ji2F_Dn/F_В], где s_Dn(i) - сигнал на выходе программного блока, F_Dn [гц] - заданная величина доплеровского сдвига для n-й цели.

Отсчеты сигналов на выходе этого программного блока представлены в виде значений амплитуды A _D(i) и фазы ₀(i):

s_Dn (i)=A_D(i)ехр[j_D(i)], где А_D (i)=A₀(i-T_Sn),

a₀(i)=₀(i-T_n)+i2F_Dn/F_B.

Далее полученные значения сигналов s_Dn (i) поступают в программный блок, производящий преобразование отсчетов сигналов в квадратуры, где восстанавливается представление сигнала в виде действительной и мнимой частей:

s _Dn(i)=a_Dn(i)+jb_Dn (i)

с использованием формул:

a_Dn (i)=А_D(i)cos[_D(i)], b_Dn(i)=A _D(i)sin[₀(1)].

Полученные величины SDn(i) поступают затем в программный блок «умножения на амплитуду», который выполняет операцию:

s_nm(i)=s _Dn(i)А_nm,

где Snm(i) - сформированный сигнал n-ой цели в m-ом канале РЛС, А_nm - заданная амплитуда сигнала n-ой цели в m-ом канале РЛС.

Величины А_nm поступают от управляющего компьютера и могут иметь как положительные, так и отрицательные значения (для моделирования разностного канала антенны).

Далее величины сигналов всех целей подают на вход программного сумматора сигналов целей, на выходе которого путем суммирования комплексных отсчетов s_nm(i) формируют комплексные отсчеты данного канала на частоте выборок F_В :

Суммарные отсчеты поступают затем в программный блок «интерполяции и переноса на промежуточную частоту», где производится интерполяция комплексных отсчетов для восстановления исходного числа выборок (увеличения их числа в К раз) с одновременным переносом сигнала с нулевой средней на 2-ю промежуточную частоту.

Полученные отсчеты передают на вход соответствующего ЦАП11.

Имитатор радиолокационных сигналов, включающий два делителя мощности, а также канал, содержащий модулятор, входом связанный с шиной управления, выходом соединенный с первым входом смесителя, своим выходом связанного с первым входом аттенюатора, отличающийся тем, что в него введены (М-1) дополнительных модуляторов и аттенюаторов (здесь и далее М=1, 2, 3...) (М+1) дополнительных смесителей, а также аналого-цифровой и М цифро-аналоговых преобразователей (соответственно АЦП и ЦАП), (М+1) процессорных модулей, преобразователь частоты и гетеродин, причем в канал введены первые ЦАП и процессорный модуль, а первый и второй дополнительные смесители, АЦП, преобразователь частоты и первый процессорный модуль формируют входной канал имитатора, (М-1) дополнительных модуляторов, аттенюаторов и ЦАПов, а также с третьего по (М+1) процессорные модули и соответствующие дополнительные смесители образуют соответственно (М-1)-е дополнительные каналы, при этом канал и (М-1)-е дополнительные каналы являются выходными каналами имитатора, дополнительные с третьего по (М+1) смесители своими первыми входами соединены с первыми выходами соответствующих с первого по (М-1)-й дополнительных модуляторов, а выходами подключены к первым входам соответствующих аттенюаторов, причем выходы аттенюатора и дополнительных аттенюаторов соединены с соответствующими с первого по М-й выходами имитатора, первый и второй делители мощности своими с первого по М-й выходами подключены соответственно ко вторым входам смесителей и первым входам модуляторов соответствующих выходных каналов, причем первый делитель мощности входом соединен с первым входом имитатора, соответствующие с первого по М-й ЦАПы своими выходами подключены ко вторым входам соответствующих модуляторов, а своими группами входов соединены с группами выходов соответствующих со второго по (М+1)-й процессорных модулей соответствующих выходных каналов, первый дополнительный смеситель выходом соединен с первым входом второго дополнительного смесителя, своим выходом подключенного к первому входу АЦП, группой выходов соединенного с первой группой входов блока преобразования частоты, группой выходов подключенного к первой группе входов первого процессорного модуля, со второго по (М+1)-й процессорные модули первыми группами входов одновременно соединены с группой выходов первого процессорного модуля, а второй группой входов с первого по М-й процессорные модули подключены к шине управления, при этом управляющие входы АЦП и ЦАП одновременно соединены со вторым (синхро) входом имитатора, гетеродин выходом соединен со входом второго делителя мощности, (М+1)-м выходом подключенного ко второму входу второго дополнительного смесителя, причем первый делитель мощности своим (М+1)-м выходом соединен с первым входом первого дополнительного смесителя, вторым входом подключенного ко входу входного канала имитатора, своим входом соединенного с третьим входом имитатора, а аттенюаторы своими вторыми (управляющими) входами через блок согласования подключены к шине управления.