Устройство для контроля параллельного двоичного кода на четность
Полезная модель относится к вычислительной технике и может применяться для обнаружения ошибок при передаче информации двоичным кодом. Задача полезной модели - повышение быстродействия устройства. Технический результат достигается тем, что в устройство для контроля параллельного двоичного кода на четность, содержащее групповой элемент И, триггер четности и регистр сдвига, каждый разряд которого содержит триггер и элементы И, ИЛИ, выход группового элемента И соединен со счетным входом триггера четности, выход которого является выходом устройства, первый вход группового элемента И соединен с выходом регистра сдвига, а второй вход группового элемента И соединен с синхронизирующим входом устройства, вход установки в единицу каждого триггера регистра сдвига является информационным входом устройства, прямой выход триггера каждого разряда соединен с первыми входами соответствующих элементов И и ИЛИ, выход элемента ИЛИ соединен с информационным входом триггера последующего разряда регистра сдвига и с вторым входом элемента ИЛИ последующего разряда, информационный вход триггера старшего разряда соединен с вторым входом элемента ИЛИ данного разряда и с входом сигнала логического нуля устройства, выход элемента ИЛИ младшего разряда является выходом регистра сдвига, синхронизирующий вход устройства соединен с вторыми входами элементов И каждого разряда регистра сдвига, выходы которых соединены с синхронизирующими входами триггеров соответствующих разрядов, введены два инвертора и дополнительный элемент И, первый вход которого через первый инвертор соединен с выходом элемента ИЛИ младшего разряда регистра сдвига, второй вход элемента И через второй инвертор соединен с синхронизирующим входом устройства, а выход элемента И является дополнительным выходом устройства.
Полезная модель относится к вычислительной технике и может применяться при обнаружении ошибок при передаче информации двоичным кодом.
Известно устройство для контроля параллельного двоичного кода на четность, содержащее элементы И, ИЛИ и усилительный элемент с парафазным выходом (Каган Б.М., Каневский М.М. Цифровые вычислительные машины и системы. -М.: Энергия, 1973, с.634).
Недостатком этого устройства является высокая сложность, которая возрастает пропорционально росту разрядности контролируемого кода.
Наиболее близким по технической сущности к заявляемому является устройство для контроля параллельного двоичного кода на четность, содержащее элемент И, триггер четности и регистр сдвига, каждый разряд которого содержит триггер, единичный вход которого является информационным входом устройства, выход элемента И соединен со счетным входом триггера четности, выход которого является выходом устройства, первый вход элемента И соединен с выходом регистра сдвига, а второй вход элемента И соединен с синхронизирующим входом устройства, причем каждый разряд регистра сдвига содержит элемент И и элемент ИЛИ, единичный выход триггера каждого разряда соединен с первыми входами соответствующего элемента И и элемента ИЛИ, выход которого соединен со сдвигающим входом триггера последующего разряда регистра и с вторым входом элемента ИЛИ последующего разряда, сдвигающий вход триггера старшего разряда соединен с вторым входом элемента ИЛИ данного разряда и с входом сигнала логического нуля устройства, выход элемента ИЛИ младшего разряда является выходом регистра, синхронизирующий вход устройства соединен с вторыми
входами элементов И регистра сдвига, выходы которых соединены с нулевыми входами триггеров соответствующих разрядов (Авторское свидетельство СССР №871166, G 06 F 11/10, 1981).
В данном устройстве не реализована возможность быстрого определения четности или нечетности контролируемого кода, так как в схеме устройства отсутствует сигнал, который достоверно свидетельствовал бы о моменте окончания режима контроля кода. В связи с этим для правильного определения четности или нечетности числа «1» в контролируемом коде на синхронизирующий вход данного устройства необходимо подать столько импульсов, сколько разрядов имеет проверяемый код. В то же время при наличии сигнала окончания режима контроля на синхронизирующий вход устройства достаточно было бы подать столько импульсов, сколько сигналов «1» содержит контролируемый код.
Задача полезной модели - повышение быстродействия устройства для контроля параллельного двоичного кода на четность за счет формирования сигнала окончания режима контроля.
Технический результат достигается тем, что в устройство для контроля параллельного двоичного кода на четность, содержащее групповой элемент И, триггер четности и регистр сдвига, каждый разряд которого содержит триггер и элементы И, ИЛИ, выход группового элемента И соединен со счетным входом триггера четности, выход которого является выходом устройства, первый вход группового элемента И соединен с выходом регистра сдвига, а второй вход группового элемента И соединен с синхронизирующим входом устройства, вход установки в единицу каждого триггера регистра сдвига является информационным входом устройства, прямой выход триггера каждого разряда соединен с первыми входами соответствующих элементов И и ИЛИ, выход элемента ИЛИ соединен с информационным входом триггера последующего разряда регистра сдвига и с вторым входом элемента ИЛИ последующего разряда, информационный вход триггера старшего разряда соединен с вторым входом элемента ИЛИ данного разряда и с входом сигнала
логического нуля устройства, выход элемента ИЛИ младшего разряда является выходом регистра сдвига, синхронизирующий вход устройства соединен с вторыми входами элементов И каждого разряда регистра сдвига, выходы которых соединены с синхронизирующими входами триггеров соответствующих разрядов, введены два инвертора и дополнительный элемент И, первый вход которого через первый инвертор соединен с выходом элемента ИЛИ младшего разряда регистра сдвига, второй вход элемента И через второй инвертор соединен с синхронизирующим входом устройства, а выход элемента И является дополнительным выходом устройства.
Отличительными от прототипа признаками являются два инвертора, дополнительный элемент И и соответствующие им связи. Эти признаки позволяют достоверно фиксировать тот факт в работе устройства, когда все «1» в коде сосчитаны, т.е. факт окончания режима контроля кода на четность, и выдавать сигнал окончания контроля кода на дополнительном выходе устройства.
На чертеже изображена схема устройства для проверки четырехразрядного параллельного двоичного кода на четность. Устройство содержит регистр сдвига 1, состоящий из элементов ИЛИ 2...5, триггеров 6...9, элементов И 10...13, групповой элемент И 14, триггер четности 15 со счетным входом, инверторы 16, 17, дополнительный элемент И 18.
Устройства на большее или меньшее число разрядов кода строятся аналогично. При этом увеличивается или уменьшается только число разрядов регистра сдвига 1.
Старший разряд регистра сдвига 1 содержит триггер 6, элементы И 10 и ИЛИ 2. Первые входы элементов И 10 и ИЛИ 2 соединены с прямым выходом триггера 6. Второй вход элемента ИЛИ 2 соединен с информационным входом триггера 6, а выход - с информационным входом триггера 7 последующего разряда регистра сдвига 1. Второй вход элемента И 10 соединен с синхронизирующим входом 19 устройства, а выход - с синхронизирующим входом триггера 6.
Выход элемента ИЛИ 5 младшего разряда регистра сдвига 1 соединен с первым входом элемента И 14 и с входом первого инвертора 16, выход которого соединен с первым входом дополнительного элемента И 18. Второй вход элемента И 14 соединен с синхронизирующим входом 19, а выход - со счетным входом триггера 15.
Вход второго инвертора 17 соединен с синхронизирующим входом 19 устройства, а выход - с вторым входом дополнительного элемента И 18. Информационный вход триггера 6 старшего разряда регистра сдвига 1 соединен с входом «0» 20 устройства. Прямой выход триггера 15 является основным 21, а выход элемента И 18 - дополнительным 22 выходами устройства.
Устройство работает следующим образом. В исходном состоянии синхросигнал на входе 19 устройства отсутствует, на прямых выходах триггеров 6...9 и 15 имеются нулевые сигналы. (Цепи установки триггеров в исходное состояние на чертеже не показаны). На входах элементов И 10...13, соединенных с прямыми выходами триггеров 6...9, установлены потенциалы «0», запрещающие прохождение сдвигающих импульсов на синхронизирующие входы соответствующих триггеров регистра. На выходе элемента И 18 формируется сигнал «1», свидетельствующий в данном случае об исходном состоянии устройства.
Контролируемый код, например 1010, подается на S - входы триггеров 6...9 регистра сдвига 1. При этом триггеры 6 и 8 будут установлены в единичное состояние, а триггеры 7 и 9 останутся в исходном, нулевом состоянии.
Высокие потенциалы с выходов триггеров 6 и 8 поступают на входы элементов И 10 и И 12 соответственно. Они разрешают прохождение синхроимпульсов от входа 19 устройства через элементы И 10 и И 12 на синхронизирующие входы триггеров 6 и 8. Высокий потенциал через элементы ИЛИ 2...5 поступает на входы элемента И 14 и инвертора 16. В первом случае этот потенциал разрешает прохождение через элемент И 14 импульса от синхронизирующего входа устройства 19, а во втором - обеспечивает присутствие
на выходе элемента И 18 (дополнительном выходе устройства 22) сигнала «0» в течение всего времени контроля кода на четность.
С приходом первого синхронизирующего импульса на вход устройства 19 состояние триггера четности 15 меняется на противоположное. Одновременно в триггер 8 регистра сдвига 1 вновь перезаписывается сигнал «1», то -есть он сохраняет свое состояние, так как сигнал «1» поступает на его информационный вход с прямого выхода триггера 6 через элементы ИЛИ 2 и ИЛИ 3. В триггер 6 записывается сигнал «0» с входа «0» 20 устройства. Нулевой сигнал с единичного выхода триггера 6 блокирует прохождение синхронизирующего импульса через элемент И 10 на синхронизирующий вход этого триггера. При этом на выходе элемента И 18 сохраняется сигнал «0».
С приходом второго сдвигающего импульса на вход устройства 19 вновь изменяется на противоположное состояние триггера 15, а нулевой сигнал, поступающий с выхода триггера 6 на информационный вход триггера 8, устанавливает триггер 8 в нулевое состояние. Нулевой сигнал с прямого выхода триггера 8 блокирует прохождение синхронизирующих импульсов через элемент И 12 на синхронизирующий вход этого триггера. Одновременно на выходе элемента ИЛИ 5 формируется сигнал «0», а на выходе инвертора 16 - сигнал «1». Поэтому, после окончания синхронизирующего импульса на входе 19 устройства, на выходе инвертора 17 будет также сформирован сигнал «1». При этом на выходе элемента И 18 появится сигнал «1», свидетельствующий о том, что все «1» в коде сосчитаны. По этому сигналу можно достоверно фиксировать состояние основного выхода 21 устройства.
В данном случае триггер 15 дважды изменил свое состояние во время режима контроля и вернулся в исходное состояние, которое соответствует четному числу сигналов «1» в контролируемом коде.
В общем случае, сигнал «0» в контролируемом коде блокирует соответствующие триггеры разрядов регистра сдвига и в нем осуществляется сдвиг только логических «1».
Таким образом, сигнал на дополнительном выходе 22 устройства позволяет точно фиксировать момент окончания режима контроля кода на четность, обеспечивая тем самым условия для реализации высокого быстродействия.
Устройство для контроля параллельного двоичного кода на четность, содержащее групповой элемент И, триггер четности и регистр сдвига, каждый разряд которого содержит триггер и элементы И, ИЛИ, выход группового элемента И соединен со счетным входом триггера четности, выход которого является выходом устройства, первый вход группового элемента И соединен с выходом регистра сдвига, а второй вход группового элемента И соединен с синхронизирующим входом устройства, вход установки в единицу каждого триггера регистра сдвига является информационным входом устройства, прямой выход триггера каждого разряда соединен с первыми входами соответствующих элементов И и ИЛИ, выход элемента ИЛИ соединен с информационным входом триггера последующего разряда регистра и сдвига с вторым входом элемента ИЛИ последующего разряда, информационный вход триггера старшего разряда соединен с вторым входом элемента ИЛИ данного разряда и с входом сигнала логического нуля устройства, выход элемента ИЛИ младшего разряда является выходом регистра сдвига, синхронизирующий вход устройства соединен с вторыми входами элементов И каждого разряда регистра сдвига, выходы которых соединены с синхронизирующими входами триггеров соответствующих разрядов, отличающееся тем, что в него введены два инвертора и дополнительный элемент И, первый вход которого через первый инвертор соединен с выходом элемента ИЛИ младшего разряда регистра сдвига, второй вход элемента И через второй инвертор соединен с синхронизирующим входом устройства, а выход элемента И является дополнительным выходом устройства.
