Устройство адаптивного декодирования, содержащее решающее устройство, вход которого является входом устройства, последовательно соединенные шиной регистр сдвига и сумматор-дешифратор, а также детектор ошибки, корректор, выход которого является выходом устройства, компаратор и генератор тактовых импульсов, отличающееся тем, что в устройство введены последовательно соединенные умножитель и линия задержки, k запоминающих устройств, выходы которых соединены с входами соответствующих k ключей, а также микропроцессор и распределитель, вход которого соединен с выходом решающего устройства, первый выход распределителя соединен с объединенными входами k запоминающих устройств, выходы k ключей объединены и подключены к первому входу регистра сдвига, второй выход распределителя соединен с входом детектора ошибок, выход которого соединен шиной со вторым входом компаратора, выполненного с управляемым порогом, выход генератора тактовых импульсов подключен к входам синхронизации микропроцессора, детектора ошибок и корректора, и к входу умножителя, первый выход которого соединен со вторым входом решающего устройства, первый выход линии задержки соединен со входами синхронизации k запоминающих устройств и k ключей, а второй выход линии задержки соединен со вторым входом регистра сдвига, выход сумматора-дешифратора шиной соединен с входом микропроцессора, выход которого соединен с первым входом компаратора с управляемым порогом, выход которого соединен с входом корректора.
