Бортовое устройство цифровой обработки радиолокационных данных

 

1. Бортовое устройство цифровой обработки радиолокационных данных, характеризующееся тем, что оно содержит корректор квадратур, первый, второй, третий и четвертый регистры, цифровой гетеродин, пятый и шестой регистры, регистр служебного слова, первый контроллер магистрали информационного обмена, формирователь массивов обработки, буферное запоминающее устройство, контроллер высокоскоростной магистрали информационного обмена, высокоскоростную магистраль информационного обмена, N блоков цифровой обработки сигналов, где N - целое число, N2, первую магистраль информационного обмена, видеоконтроллер, второй и третий контроллеры магистрали информационного обмена, микропроцессор, оперативное запоминающее устройство, постоянное запоминающее устройство, магистраль информационного обмена управляющей микроЭВМ, вторую магистраль информационного обмена, адаптер магистрального параллельного интерфейса, адаптер радиальных каналов информационного обмена, при этом вход вещественной составляющей корректора квадратур является первым входом данных бортового устройства цифровой обработки радиолокационных данных, вход мнимой составляющей корректора квадратур является вторым входом данных бортового устройства цифровой обработки радиолокационных данных, входы сигнала строба корректора квадратур, цифрового гетеродина и формирователя массивов обработки связаны между собой и образуют вход сигнала строба бортового устройства цифровой обработки радиолокационных данных, выход данных первого регистра связан с входом кода смещения нуля в канале вещественной составляющей корректора квадратур, выход данных второго регистра связан с входом кода усиления в канале вещественной составляющей корректора квадратур, выход данных третьего регистра связан с входом кода смещения нуля в канале мнимой составляющей корректора квадратур, выход данных четвертого регистра связан с входом кода усиления в канале мнимой составляющей корректора квадратур, выход вещественной составляющей корректора квадратур связан с входом вещественной составляющей цифрового гетеродина, выход мнимой составляющей корректора квадратур связан со входом мнимой составляющей цифрового гетеродина, выход данных пятого регистра связан с входом кода приращения фазы между зондированиями цифрового гетеродина, выход данных шестого регистра связан с входом кода приращения фазы за длительность канала дальности цифрового гетеродина, выход вещественной составляющей цифрового гетеродина связан с первым входом буферного запоминающего устройства, выход мнимой составляющей корректора квадратур связан с вторым входом буферного запоминающего устройства, разряд управления формирователем массивов обработки выхода данных регистра служебного слова связан с управляющим входом формирователя массивов обработки, разряды адреса приемника данных выхода данных регистра служебного слова связаны с входом адреса контроллера высокоскоростной магистрали информационного обмена, выход адреса формирователя массивов обработки связан с входом адреса буферного запоминающего устройства, управляющий выход формирователя массивов обработки связан с управляющим входом буферного запоминающего устройства, выход буферного запоминающегоустройства связан со входом данных контроллера высокоскоростной магистрали информационного обмена, выход контроллера высокоскоростной магистрали информационного обмена при помощи высокоскоростной магистрали информационного обмена связан с входами высокоскоростной магистрали информационного обмена блоков цифровой обработки сигналов с первого по N-й, входы сигналов записи первого, второго, третьего, четвертого, пятого, шестого регистров и регистра служебного слова связаны, соответственно, с первым, вторым, третьим, четвертым, пятым, шестым и седьмым выходами первого контроллера магистрали информационного обмена, входы данных первого, второго, третьего, четвертого, пятого, шестого регистров, вход данных регистра служебного слова, вход-выход первого контроллера магистрали информационного обмена, вход-выход видеоконтроллера, второй вход-выход второго контроллера магистрали информационного обмена и интерфейсные входы-выходы блоков цифровой обработки сигналов с первого по N-й связаны между собой при помощи первой магистрали информационного обмена, вход-выход микропроцессора, вход-выход оперативного запоминающего устройства, вход-выход постоянного запоминающего устройства, первый вход-выход второго контроллера магистрали информационного обмена, первый вход-выход третьего контроллера магистрали информационного обмена связаны между собой при помощи магистрали информационного обмена управляющей микроЭВМ, второй вход-выход третьего контроллера магистрали информационного обмена, вход-выход адаптера магистрального параллельного интерфейса, вход-выход адаптера радиальных каналов информационного обмена связаны между собой при помощи второй магистрали информационного обмена, вторые входы-выходы блоков цифровой обработки сигналов с первого по (N-1)-й связаны с первыми входами-выходами соответственно блоков цифровой обработки сигналов с второго по N-й, второй вход-выход N-го блока цифровой обработки сигналов связан с первым входом-выходом первого блока цифровой обработки сигналов, выход видеоконтроллера является выходом видеосигнала бортового устройства цифровой обработки радиолокационных данных, вход-выход магистрального параллельного интерфейса адаптера магистрального параллельного интерфейса является входом-выходом магистрального параллельного интерфейса бортового устройства цифровой обработки радиолокационных данных, выходы адаптера радиальных каналов информационного обмена образуют выход радиальных каналов информационного обмена бортового устройства цифровой обработки радиолокационных данных, входы адаптера радиальных каналов информационного обмена образуют вход радиальных каналов информационного обмена бортового устройства цифровой обработки радиолокационных данных.

2. Бортовое устройство по п.1, отличающееся тем, что каждый блок цифровой обработки сигналов с первого по N-й содержит первый буфер FIFO, первый коммутатор магистралей, первое оперативное запоминающее устройство блока цифровой обработки сигналов, первый процессор цифровой обработки сигналов, второй буфер FIFO, второй коммутатор магистралей, второе оперативное запоминающее устройство блока цифровой обработки сигналов, второй процессор цифровой обработки сигналов, первую магистраль информационного обмена процессора цифровой обработки сигналов, вторую магистраль информационного обмена процессора цифровой обработки сигналов, контроллер магистрали информационного обмена блока цифровой обработки сигналов, локальную магистраль информационного обмена блока цифровой обработки сигналов, долговременное запоминающее устройство, регистр управляющего слова блока цифровой обработки сигналов, регистр статуса блока цифровой обработки сигналов, дешифратор, при этом первый вход-выход контроллера магистрали информационного обмена блока цифровой обработки сигналов образует интерфейсный вход-выход блока цифровой обработки сигналов, третий вход-выход первого процессора цифровой обработки сигналов образует первый вход-выход блока цифровой обработки сигналов, третий вход-выход второго процессора цифровой обработки сигналов образует второй вход-выход блока цифровой обработки сигналов, вход данных первого буфера FIFO, вход данных второго буфера FIFO и второй вход дешифратора образуют вход высокоскоростной магистрали информационного обмена блока цифровой обработки сигналов, выход данных первого буфера FIFO, первый вход-выход первого коммутатора магистралей, вход-выход первого оперативного запоминающего устройства блока цифровой обработки сигналов, первый вход-выход первого процессора цифровой обработки сигналов связаны между собой при помощи первой магистрали информационного обмена процессора цифровой обработки сигналов, выход данных второго буфера FIFO, первый вход-выход второго коммутатора магистралей, вход-выход второго оперативного запоминающего устройства блока цифровой обработки сигналов, первый вход-выход второго процессора цифровой обработки сигналов связаны между собой при помощи второй магистрали информационного обмена процессора цифровой обработки сигналов, четвертые входы-выходы первого и второго процессоров цифровой обработки сигналов связаны между собой, второй вход-выход первого коммутатора магистралей, второй вход-выход первого процессора цифровой обработки сигналов, второй вход-выход контроллера магистрали информационного обмена блока цифровой обработки сигналов, второй вход-выход второго коммутатора магистралей, второй вход-выход второго процессора цифровой обработки сигналов, выход регистра статуса блока цифровой обработки сигналов, вход-выход долговременного запоминающего устройства, вход регистра управляющего слова блока цифровой обработки сигналов связаны между собой при помощи локальной магистрали информационного обмена блока цифровой обработки сигналов, первый выход контроллера магистрали информационного обмена блока цифровой обработки сигналов связан с входом сигнала записи регистра управляющего слова блока цифровой обработки сигналов, второй выход контроллера магистрали информационного обмена блока цифровой обработки сигналов связан с входом сигнала чтения регистра статуса блока цифровой обработки сигналов, выход сигнала переполнения первого буфера FIFO связан с первым входом регистра статуса блока цифровой обработки сигналов, выход сигнала переполнения второго буфера FIFO связан с вторым входом регистра статуса блока цифровой обработки сигналов, выход сигнала готовности долговременного запоминающего устройства связан с третьим входом регистра статуса блока цифровой обработки сигналов, первый выход дешифратора связан с входом сигнала разрешения работы долговременного запоминающего устройства, второй выход дешифратора связан с управляющим входом первого коммутатора магистралей, третий выход дешифратора связан с входом сигнала разрешения работы первого буфера FIFO, четвертый выход дешифратора связан с управляющим входом второго коммутатора магистралей, пятый выход дешифратора связан с входом сигнала разрешения работы второго буфера FIFO, выход регистра управляющего слова блока цифровой обработки сигналов связан с первым входом дешифратора.



 

Похожие патенты:
Наверх