Устройство для обработки данных

Авторы патента:


 

Полезная модель относится к криптографии и может быть использована для защиты данных в системах обмена данными между небольшими мобильными устройствами по беспроводному каналу связи. Задачей полезной модели является создание переносного устройства для обработки данных, выполненного в виде криптографического блока, осуществляющего криптографического преобразование данных в соответствии с ГОСТом 28147-89 при реализации защищенного или открытого протокола обмена сообщением данных между периферийным устройством ЭВМ и небольшим мобильным устройством по радиоинтерфейсу, реализованному в соответствии со стандартом связи IEEE 802.11 n. В переносном корпусе устройства размещены криптографический блок, содержащий процессор двуядерный криптографический сопроцессор, первый и второй универсальные асинхронные приемопередатчики (UART), генератор тактовых импульсов, генератор импульсов времени, энергонезависимая память (ЭНЗП), программатор, соединенный с RS-232 проводным интерфейсом, переключатель режимов работы двуядерного криптографического сопроцессора и блок питания, выполненный в виде аккумуляторной батареи, соединенной с блоком понижающих преобразователей напряжения. Первый универсальный асинхронный приемопередатчик UART соединен через преобразователь интерфейсов USB/UART с USB проводным интерфейсом, а второй универсальный асинхронный приемопередатчик UART - с радиоинтерфейсом IEEE 802.11 n с радиоантенной. Двуядерный криптографический сопроцессор, реализующий заданный стандарт криптографических преобразований, содержит ядро шифрования данных, включающее блоки выполнения соответствующих режимов шифрования данных заданного стандарта криптографических преобразований, и ядро дешифрования данных, включающее блоки выполнения соответствующих режимов дешифрования данных заданного стандарта криптографических преобразований. Илл. 7

Полезная модель относится к криптографии и может быть использована для реализации защищенного протокола обмена сообщением данных между периферийным устройством ЭВМ и небольшим мобильным устройством по беспроводному каналу связи.

Известно модульное криптографическое устройство [патент US 20050216751, МПК H04L 9/00, опубл. 29.09.2005], содержащее первый корпус криптографического модуля, включающего пользовательский интерфейс локальной сети (LAN), соединенного с криптографическим процессором, соединенного с первым соединителем, и съемный второй корпус модуля связи, включающего второй соединитель, соединенного с беспроводным сетевым интерфейсом локальной сети (LAN) с функцией переключение режимов его работы, соединенным с криптографическим процессором. Первый корпус криптографического модуля дополнительно включает в себя блок питания, к которому подключены криптографический процессор, пользовательский и беспроводный сетевой интерфейсы локальной сети (LAN). Криптографический процессор, реализующий алгоритм шифрования, обеспечивающий заданный уровень криптографической защиты, включает в себя сетевой хост-процессор, соединенный с пользовательским интерфейсом локальной сети (LAN) и со схемой криптографии, и схему отключения криптографического процессора при манипуляциях с первым корпусом криптографического модуля. Беспроводной сетевой интерфейс локальной сети (LAN) включает в себя, например схему WLAN связи (например, набор чипов, реализующих стандарты связи 802.11 a, b, g) для взаимодействия с антеннами.

Недостатками известного устройства являются низкая скорость обмена данными по сетевому беспроводному интерфейсу локальной сети, реализованному в соответствие со стандартом связи IEEE 802.11 a, b, g, и невысокие функциональные возможности криптографического блока.

Наиболее близким техническим решением к заявляемому является система обработки данных [патент DE 102004014411, МПК H04L 9/32, H04L 12/28, опубл. 13.10.2005], предназначенная для обмена данными между небольшими мобильными устройствами по радиоинтерфейсу. Система содержит устройство для обработки данных, выполненное в виде криптографического блока, включающего в себя процессор, криптографический сопроцессор и различные типы памяти (оперативное запоминающее устройство (ОЗУ), постоянное запоминающее устройство (ПЗУ) и энергонезависимая память (ЭНЗП)), устройство проверки подлинности, включающее в себя блок аутентификации, беспроводной интерфейс и сканер отпечатков пальцев, светоизлучающий диод и/или дисплей, а также блок питания, выполненный в виде внутренней аккумуляторной батареи. Устройство для обработки данных соединено с беспроводным интерфейсом, выполненным в виде радиоинтерфейса с антенной, и с по крайней мере одним проводным интерфейсом. Обмен данными между устройством обработки данных и устройством проверки подлинности осуществляется посредством беспроводного интерфейса, реализованного в соответствие со стандартом связи IEEE 802.11 a, b, g, и по крайней мере одного проводного интерфейса, реализованного с помощью USB, RS-232. Система дополнительно может содержать переключатель для включения/выключения функций блока аутентификации, подключенного к криптографическому блоку, соединенному с дополнительным средством хранения компьютерной программы выполнения процесса аутентификации. Криптографические функции доступны только при их активации упомянутым переключателем. К блоку питания подключены криптографический блок, радиоинтерфейс с антенной, переключатель для включения/выключения функций блока аутентификации, упомянутое дополнительное средство хранения, светоизлучающий диод и/или дисплей.

Недостатками данного технического решения являются низкая скорость обмена данными по радиоинтерфейсу, реализованному в соответствие со стандартом связи IEEE 802.11 a, b, g, и невысокие функциональные возможности криптографического блока.

Задачей полезной модели является создание переносного устройства для обработки данных, выполненного в виде криптографического блока, осуществляющего криптографического преобразование данных в соответствии с ГОСТом 28147-89 при реализации защищенного или открытого протокола обмена сообщением данных между периферийным устройством ЭВМ и небольшим мобильным устройством по радиоинтерфейсу, реализованному в соответствии со стандартом связи IEEE 802.11 n.

Технические результаты - расширение функциональных возможностей криптографического блока и повышение скорости обмена данными.

Поставленная задача решается тем, что в устройстве для обработки данных, выполненном в виде криптографического блока, включающего в себя процессор, криптографический сопроцессор и энергонезависимую память, подключенного к блоку питания, выполненному в виде аккумуляторной батареи, и соединенного с радиоинтерфейсом IEEE 802.11 с радиоантенной, а также с USB и RS-232 проводными интерфейсами, согласно заявляемому техническому решению в переносном корпусе размещены криптографический блок, содержащий внутриблочный системный канал связи, к которому посредством первого, второго, третьего и четвертого двунаправленных каналов связи подключены процессор, двуядерный криптографический сопроцессор, первый и второй универсальные асинхронные приемопередатчики UART соответственно, генератор тактовых импульсов, к выходу которого подключен тактирующий вход криптографического блока, энергонезависимая память, подключенная к внутриблочному системному каналу связи посредством пятого двунаправленного канала связи, к которому присоединен программатор, соединенный с RS-232 проводным интерфейсом и блок питания, выполненный в виде аккумуляторной батареи, соединенной с блоком понижающих преобразователей напряжения, при этом к блоку питания подключены генератор тактовых импульсов, криптографических блок, энергонезависимая память и радиоинтерфейс IEEE 802.11 n с антенной, к управляющим портам двуядерного криптографического сопроцессора через шину управления второго двунаправленного канала связи присоединен выходной разъем переключателя режимов работы устройства, первый универсальный асинхронный приемопередатчик UART соединен через преобразователь интерфейсов USB/UART с USB проводным интерфейсом, а второй универсальный асинхронный приемопередатчик UART - с радиоинтерфейсом IEEE 802.11 n с радиоантенной, причем двуядерный криптографический сопроцессор, реализующий заданный стандарт криптографических преобразований, содержит ядро шифрования данных, включающее блоки выполнения соответствующих режимов шифрования данных заданного стандарта криптографических преобразований, и ядро дешифрования данных, включающее блоки выполнения соответствующих режимов дешифрования данных заданного стандарта криптографических преобразований, дополнительно в переносном корпусе размещен генератор импульсов времени, снабженный встроенной аккумуляторной батарей и подключенный к внутриблочному системному каналу связи посредством десятого двунаправленного канала связи.

За счет того, что криптографический блок содержит внутри-блочный системный канал связи, к которому посредством второго двунаправленного канала связи подключен двуядерный криптографический сопроцессор, реализующий заданный стандарт криптографических преобразований, содержащий ядро шифрования данных, включающее блоки выполнения соответствующих режимов шифрования данных заданного стандарта криптографических преобразований, и ядро дешифрования данных, включающее блоки выполнения соответствующих режимов дешифрования данных заданного стандарта криптографических преобразований, а к управляющим портам двуядерного криптографического сопроцессора через шину управления второго двунаправленного канала связи присоединен выходной разъем переключателя режимов устройства, обеспечивается выбор режимов работы двуядерного криптографического сопроцессора и, как следствие, происходит расширение функциональных возможностей криптографического блока.

За счет того, что второй универсальный асинхронный приемопередатчик UART соединен с радиоинтерфейсом с радиоантенной, реализованным в соответствии со стандартом связи IEEE 802.11 n, обеспечивается повышение скорости обмена данными.

За счет того, что дополнительно в переносном корпусе размещен генератор импульсов времени, снабженный встроенной аккумуляторной батарей и подключенный к внутриблочному системному каналу связи посредством десятого двунаправленного канала связи, обеспечивается криптографическая стойкость криптографического преобразования данных в режимах гаммирования и гаммирования с обратной связью.

Сущность полезной модели иллюстрируется ссылкой на сопроводительные чертежи, на которых:

фиг. 1 изображает общую блок-схему заявляемого устройства для обработки данных;

фиг. 2 - структурную схему блока выполнения криптографического преобразования в режиме простой замены;

фиг. 3 - блок-схему алгоритма выполнения криптографического преобразования в режиме простой замены;

фиг. 4 - структурную схему блока выполнения криптографического преобразования в режиме гаммирования;

фиг. 5 - блок-схему алгоритма выполнения криптографического преобразования в режиме гаммирования;

фиг. 6 - структурную схему блока выполнения криптографического преобразования в режиме гаммирования с обратной связью;

фиг. 7 - блок-схему алгоритма выполнения криптографического преобразования в режиме гаммирования с обратной связью.

В переносном корпусе 1 устройства размещены криптографический блок 2, содержащий внутриблочный системный канал связи 3, к которой посредством первого 41 второго 42, третьего 43 и четвертого 44 двунаправленных каналов связи подключены процессор 5, двуядерный криптографический сопроцессор 6, первый 71 и второй 72 универсальные асинхронные приемопередатчики (UART) соответственно, генератор тактовых импульсов 8, энергонезависимая память (ЭНЗП) 9, блок питания 10, выполненный в виде аккумуляторной батареи 11, соединенной с блоком 12 понижающих преобразователей напряжения.

Управляющие, сигнальные и адресные порты процессора 5 по соответствующим шинам первого 41 двунаправленного канала связи подключены к соответствующим шинам внутриблочного системного канала связи 3 (на фиг. 1 не показано). Управляющие и сигнальные порты криптографического сопроцессора 6 по соответствующим шинам второго 42 двунаправленного канала подключены к соответствующим шинам внутриблочного системного канала связи 3 (на фиг. 1 не показано). Управляющие и сигнальные порты первого 71 универсального асинхронного приемопередатчика (UART) по соответствующим шинам третьего 4 3 двунаправленного канала подключены к соответствующим шинам внутриблочного системного канала связи 3 (на фиг. 1 не показано). Управляющие и сигнальные порты второго 72 универсального асинхронного приемопередатчика (UART) по соответствующим шинам четвертого 44 двунаправленного канала подключены к соответствующим шинам внутриблочного системного канала связи 3 (на фиг. 1 не показано).

К выходу генератора тактовых импульсов 8 подключен тактирующий порт криптографического блока 2.

К тактирующему порту криптографического блока 2 присоединены тактирующие входы процессора 5, двуядерного криптографического сопроцессора 6, первого 71 и второго 72 универсальных асинхронных приемопередатчиков (UART) (на фиг. 1 не показано).

Энергонезависимая память (ЭНЗП) 9 на 256-разрядов, состоящая из восьми 32-разрядных накопителей, подключена к внутриблочному системному каналу связи 3 посредством пятого 45 двунаправленного канала связи, к которому посредством шестого 46 двунаправленного канала связи присоединен программатор 13, соединенный с RS-232 проводным интерфейсом 14. Причем, RS-232 проводной интерфейс 14 выполнен в виде выходного разъема DE-9 на переносном корпусе 1 устройства.

В режиме перепрограммирования через RS-232 проводной интерфейс 14 к устройству обработки данных подключена внешняя ЭВМ (на фиг. 1 не показано).

Управляющие, сигнальные и адресные порты энергонезависимой памяти (ЭНЗП) 9 по соответствующим шинам пятого 45 двунаправленного канала связи подключены к соответствующим шинам внутриблочного системного канала связи 3 (на фиг. 1 не показано). К управляющим и сигнальным портам энергонезависимой памяти (ЭНЗП) 9 по соответствующим шинам шестого 46 двунаправленного канала связи соответственно присоединены управляющий и сигнальные порты программатора 13 (на фиг. 1 не показано).

К управляющим портам двуядерного криптографического сопроцессора 6 через шину управления второго 42 двунаправленного канала связи присоединен выходной разъем переключателя 15 режимов работы устройства.

Первый 71 универсальный асинхронный приемопередатчик (UART) соединен посредством седьмого 47 двунаправленного канала связи с преобразователем 16 интерфейсов USB/UART, соединенным с помощью восьмого 4 8 двунаправленного канала связи с USB проводным интерфейсом 17. Причем, USB проводной интерфейс 17 выполнен в виде разъема USB на переносном корпусе 1 устройства.

Посредством разъема USB к заявляемому устройству подключено периферийное устройство ЭВМ (на фиг. 1 не показано).

Передающий, приемный и управляющие порты первого 71 универсального асинхронного приемопередатчика (UART) соответственно соединены по соответствующим шинам седьмого 47 двунаправленного канала связи с передающими, приемными и управляющими портами преобразователя 16 интерфейсов USB/UART (на фиг. 1 не показано).

Второй 72 универсальный асинхронный приемопередатчик UART посредством девятого 49 двунаправленного канала связи с радиоинтерфейсом 18 с антенной 19. Радиоинтерфейс 18 реализован в соответствии со стандартом связи IEEE 802.11 n.

Передающий, приемный и управляющие порты второго 72 универсального асинхронного приемопередатчика (UART) соответственно соединены по соответствующим шинам девятого 4 9 двунаправленного канала связи с передающими, приемными и управляющими портами радиоинтерфейса 18 с антенной 19 (на фиг. 1 не показано).

Двуядерный криптографический сопроцессор 6, реализующий криптографические преобразования данных в соответствии с ГОСТом 28147-89, содержит ядро 20 шифрования данных и ядро 21 дешифрования данных. Ядро 20 шифрования данных включает в себя блок 221 выполнения режима простой замены, блок 222 выполнения режима гаммирования и блок 223 выполнения режима гаммирования с обратной связью. Ядро 21 дешифрования данных включает в себя блок 231 выполнения режима простой замены, блок 232 выполнения режима гаммирования и блок 233 выполнения режима гаммирования с обратной связью.

Соответствующие выходы блока 12 понижающих преобразователей напряжения соединены с портами питания энергонезависимой памяти (ЭНЗП) 9, криптографического блока 2, генератора тактовых импульсов 8 и радиоинтерфейса 18.

Дополнительно в переносном корпусе 1 устройства размещен генератор 20 импульсов времени, снабженный встроенной аккумуляторной батарей 21 и таймером реального времени, подключенный к внутриблочному системному каналу связи 3 посредством десятого 410 двунаправленного канала связи. Управляющие и сигнальные порты генератора 20 импульсов времени по соответствующим шинам десятого 410 двунаправленного канала связи подключены к соответствующим шинам внутриблочного системного канала связи 3 (на фиг. 1 не показано).

Как видно на фиг. 2, блок 221 выполнения режима простой замены содержит первый N1 второй N2, третий N3 и четвертый N4 32-разрядные накопители, первый CM1 и второй CM2 32-разрядные сумматоры, 256-разрядное ключевое запоминающее устройство (КЗУ), состоящее из первого X0, второго X1, третьего X2, четвертого X3, пятого X4, шестого X 5, седьмого X6 и восьмого X7 32-разрядных накопителей, блок подстановки K, состоящий из первого K1 , второго K2, третьего K3, четвертого K 4, пятого K5, шестого K6, седьмого K7 и восьмого K8 узлов замены, каждый из которых включает в себя 64-разрядную память, и 32-разрядный регистр R циклического сдвига влево. Блок 231 аналогичен блоку 221.

Как видно на фиг. 4, блок 22 2 выполнения режима гаммирования содержит третий N 3, четвертый N4, пятый N5 и шестой N6 32-разрядные накопители, третий CM3 и четвертый CM4 32-разрядные сумматоры, 64-разрядный сумматор CM5, а также блок выполнения режима простой замены Б1, структура которого аналогична структуре блока 221 и включает в себя первый N 1, второй N2, третий N3 и четвертый N4 32-разрядные накопители, первый CM1 и второй CM2 32-разрядные сумматоры, 256-разрядное ключевое запоминающее устройство (КЗУ), состоящее из первого X0, второго X1 , третьего X2, четвертого X3, пятого X 4, шестого X5, седьмого X6 и восьмого X7 32-разрядных накопителей, блок подстановки K, состоящий из первого K1, второго K2, третьего K 3, четвертого K4, пятого K5, шестого K6, седьмого K7 и восьмого K8 узлов замены, каждый из которых включает в себя 64-разрядную память и 32-разрядный регистр R циклического сдвига влево. Блок 232 аналогичен блоку 222.

Как видно на фиг. 6, блок 223 выполнения режима гаммирования с обратной связью содержит 64-разрядный сумматор CM3, а также блок выполнения режима простой замены Б1, структура которого аналогична структуре блока 221 и включает в себя первый N1, второй N2, третий N3 и четвертый N4 32-разрядные накопители, первый CM1 и второй CM2 32-разрядные сумматоры, 256-разрядное ключевое запоминающее устройство (КЗУ), состоящее из первого X0, второго X1 , третьего X2, четвертого X3, пятого X 4, шестого X5, седьмого X6 и восьмого X7 32-разрядных накопителей, блок подстановки K, состоящий из первого K1, второго K2, третьего K 3, четвертого K4, пятого K5, шестого K6, седьмого K7 и восьмого K8 узлов замены, каждый из которых включает в себя 64-разрядную память и 32-разрядный регистр R циклического сдвига влево. Блок 233 аналогичен блоку 223.

Устройство для обработки данных работает следующим образом.

От блока питания 10 подают напряжение, необходимое для работы энергонезависимой памяти (ЭНЗП) 9, криптографического блока 2, генератора тактовых импульсов 8 и радиоинтерфейса 18. Генератор тактовых импульсов 8 синхронизирует работу процессора 5, криптографического сопроцессора 6, первого 71 и второго 72 универсальных асинхронных приемопередатчиков UART.

В режиме шифрования/дешифрования сообщения данных процессор 5 осуществляет управление работой криптографического сопроцессора 6, энергонезависимой памяти (ЭНЗП) 9, первого 7 1 и второго 72 универсальных асинхронных приемопередатчиков UART, генератора 20 импульсов времени, подключенных к внутриблочному системному каналу связи 3.

Питанием генератор 20 импульсов снабжает встроенная аккумуляторная батарея 21.

В энергонезависимой памяти (ЭНЗП) 9 записан секретный ключ длиной 256 бит, используемый при криптографическом преобразовании сообщения данных. Перед началом криптографического преобразования сообщения данных в выбранном режиме по управляющему сигналу с процессора 5 секретный ключ считывается из соответствующего накопителя энергонезависимой памяти (ЭНЗП) 9 и в соответствующем порядке записывается в соответствующему накопитель Xi ключевого запоминающего устройства (КЗУ) соответствующего блока выполнения выбранного режима криптографического преобразования данных.

Предварительно перед началом работы устройства, для реализации защищенного протока обмена открытого сообщением данных пользователь посредством переключателя 15 режимов работы устройства активирует ядро 20 шифрования данных двуядерного криптографического сопроцессора 6, а для реализации открытого протока обмена закрытого сообщения данных - ядро 21 дешифрования данных двуядерного криптографического сопроцессора 6.

В зависимости от требуемой степени защищенности сообщения данных пользователь выбирает режим криптографического преобразования, набирая посредством переключателя 15 режимов работы устройства двоичный код выбранного режима криптографического преобразования. При этом для обеспечения работоспособности устройства двоичный код выбранного режима шифрования равен двоичному коду соответствующего режима дешифрования.

Предварительно, в режимах гаммирования или гаммирования с обратной связью, по управляющему сигналу процессора 5 генератор 20 импульсов времени генерирует 64-разряднуюдвоичную последовательность (синхропосылку) S=(S1, S2, , S64), период T которой равен значению времени начала криптографического преобразования в упомянутых режимах, зафиксированному встроенным таймером. По управляющему сигналу процессора 5 генерируемая синхропосылка S=(S1 , S2, , S64) по соответствующим шинам внутриблочного системного канала связи 3 поступает на соответствующие порты криптографического сопроцессора 6.

Рассмотрим работу заявляемого устройства при реализации защищенного протока обмена открытого сообщением данных.

Двоичный код выбранного режима шифрования открытого сообщения данных с выходного разъема переключателя 15 режимов работы устройства по шине управления второго 42 двунаправленного канала связи поступает на соответствующей управляющей порт двуядерного криптографического сопроцессора 6, активирует соответствующий блок выполнения выбранного режима шифрования открытого сообщения данных.

При необходимости установления канала связи с периферийным устройством ЭВМ по USB проводному интерфейсу 17 процессор 5 подает сигнал инициализации по шине управления внутриблочного системного канала связи 3 на соответствующий управляющий порт первого 71 универсального асинхронного приемопередатчика UART, инициализируя прием открытого сообщения данных.

Встроенный USB проводной интерфейс 17 осуществляет прием открытого сообщения данных, сформированного периферийным устройством ЭВМ по стандарту USB. Принятое открытое сообщение данных посредством преобразователя 16 интерфейсов USB/UART нормируется по стандарту UART. Затем по сигналу готовности преобразователь 16 интерфейсов USB/UART передает открытое сообщение данных, нормированное по стандарту UART, на приемный порт первого 71 универсального асинхронного приемопередатчика UART.

По управляющему сигналу процессора 5 открытое сообщение данных, нормированное по стандарту UART, с сигнальных портов первого 71 универсального асинхронного приемопередатчика UART по шине данных внутриблочного системного канала 3 поступает на сигнальные порты процессора 5, где записывается в его встроенную память.

По сигналу готовности криптографический сопроцессор 6, считывает из встроенной памяти процессора 5 указанное открытое сообщение данных T0 в двоичном коде, осуществляя его шифрование в выбранном режиме в соответствии с ГОСТом 28147-89.

В случае, когда пользователем выбран режим простой замены, на вход блока 221 выполнения режима простой замены поступает открытое сообщение данных в двоичном коде T0=(a 1(0), a2(0), , a31(0), a32(0), b1(0), b2(0), , b32(0)), считанное из встроенной памяти процессора 5. Затем осуществляется разбиение указанного открытого сообщения данных T0 на первый a(0) и второй b(0) 32-битных блока данных, соответственно вводимые в первый N1 и второй N2 32-разрядные накопители (шаг 301).

При этом ввод соответствующего блока данных в двоичном коде в соответствующий накопитель производятся следующим образом: значение a1(0) вводится в 1-ый разряд первого N1 накопителя, значение a2(0) вводится во 2-ой разряд первого N1 накопителя и так далее, значение a 32(0) вводится в 32-й разряд первого N1 накопителя; значение b1(0) вводится в 1-й разряд второго N 2 накопителя, значение b2(0) вводится во 2-й разряд второго N2 накопителя и так далее, значение b32(0) вводится в 32-й разряд второго N2 накопителя. В результате получают начальное заполнение a(0)=(a 32(0), a31(0), , a2(0), a1(0)) первого N1 накопителя и начальное заполнение b(0)=(b32(0), b 31(0), , b1(0)) второго N2 накопителя.

При шифровании открытого сообщения данных в режиме простой замены в соответствии с ГОСТом 28147-89 используют ключ длинной 256 бит. Ключ разбивается на восемь блоков по 32 бита, и каждый бит каждого блока последовательно вводится в накопитель X соответствующего порядка. То есть, 1-й бит ключа вводится в 1-й разряд первого X0 накопителя, 2-й - во 2-й разряд первого X0 накопителя, 33-й - в 1-й разряд второго X1 накопителя, 65-й - в 1-й разряд третьего X 2 накопителя, и так далее, 224-й бит ключа вводится в 1-й разряд восьмого X7 накопителя, 256-й бит ключа вводится в 32-й разряд восьмого X7 накопителя. Таким образом, содержимое 32-разрядных накопителей X0, X1 , , X7 имеет вид:

.

Блок подстановки K содержит в себе таблицу замены размерностью 16×8, которая является долговременным ключом.

Шифрование 64-битного блока данных в режиме простой замены состоит из 32 циклов.

В первом цикле начальное заполнение a(0)=(a32(0), a31 (0), , a2(0), a1(0)) первого N1 накопителя суммируется по модулю 232 с подключом X0 в первом CM1 сумматоре, результат суммирования Smod запоминается в первом CM1 сумматоре (шаг 302). Далее упомянутый результат суммирования Smod, хранящийся в первом CM1 сумматоре, преобразуется в блоке подстановке K (шаги 303-308).

Результат суммирования Smod , хранящийся в первом CM1 сумматоре, разделяют на восемь 4-битных элементов S1, S2, S3, S 4, S5, S6, S7, S8 (шаг 303), каждый из которых поступает на вход соответствующего узла замены блока подстановки K (в порядке возрастания старшинства битов, соответственно, узлы замены K1-K8 ).

Преобразование происходит следующим образом: выбирается элемент Smod-Si, сначала начинаем с младшего элемента, и заменяем значением из таблицы замен по i-той строке и столбцу, на который указывает значение элемента si. Переходим к si+1 элементу и поступаем аналогичным образом и продолжаем так, пока не заменим значение последнего элемента Smod - результат этой операции будем обозначать как Ssimple.

Полученный результат Ssimple поступает на вход 32-разрядного регистра R, где циклически сдвигается на одиннадцать шагов в сторону старших разрядов (шаг 309-3010). Результат сдвига S rol суммируется поразрядно по модулю 2 во втором CM2 сумматоре с 32-разрядным заполнением второго N2 накопителя (шаг 3011). Полученный результат Sxor записывается в первый N1 накопитель, при этом начальное заполнение a(0)=(a 32(0), a31(0), , a2(0), a1(0)) первого N1 накопителя переписывается во второй N2 накопитель. На этом первый цикл завершается.

Последующие циклы осуществляются аналогично, при этом во втором цикле из КЗУ считывается содержимое второго X1 накопителя, в 3-м цикле считывается содержимое третьего X2 накопителя и так далее, в 8-м из КЗУ считывается содержимое восьмого X7 накопителя. В циклах с 17-го по 24-й содержимое из КЗУ считывается в том же порядке. В последних восьми циклах с 25-го по 32-ой порядок содержимое из КЗУ считывается в обратном порядке.

Полученные после 32-го цикла шифрования заполнения первого N 1 и второго N2 накопителей являются блоками данных, составляющих закрытое сообщение данных TШ, соответствующее открытому сообщению данных T0.

После выполнения по крайней мере одного из тридцати двух циклов шифрования предыдущего открытого сообщения данных в режиме простой замены криптографический сопроцессор 6 выдает сигнал о готовности к приему следующего открытого сообщения данных.

В случае, когда пользователем выбран режим гаммирования, на вход блока 222 выполнения режима гаммирования поступают открытые сообщения данных, разбитые на 64-разрядные блоки , , , , , считанные из встроенной памяти процессора 5.

При шифровании открытого сообщения данных в режиме гаммирования в соответствии с ГОСТом 28147-89 используют ключ длинной 256 бит.

В первый N1 и второй N2 накопители блока выполнения режима простой замены Б1 вводится 64-разрядная двоичная последовательность (синхропосылка) S=(S 1, S2, , S64), являющаяся исходным заполнением упомянутых накопителей для последующей выработки M блоков гамма шифра (шаг 501). Синхропосылка вводится в накопители N1 и N 2 так, что значение S1 вводится в 1-й разряд первого N1 накопителя, значение S2 вводится во 2-й разряд первого N1 накопителя и так далее, значение S32 вводится в 32-й разряд первого N1 накопителя, значение S33 вводится в 1-й разряд второго N2 накопителя, значение S34 вводится во 2-й разряд второго N2 накопителя и так далее, значение S64 вводится в 32-й разряд второго N2 накопителя.

В блоке выполнения режима простой замены Б1 синхропосылка S, введенная в первый N1 и второй N2 накопители, шифруется аналогично шифрованию открытого сообщения данных в режиме простой замены (шаг 502).

Результат зашифрования синхропосылки A(S)=Y0, Z0 переписывается в 32-разрядные третий N3 и четвертый N4 накопители так, что заполнение первого N1 накопителя переписывается в третий N3 накопитель (шаг 503), а заполнение второго N2 накопителя переписывается в четвертый N4 (шаг 504).

В третьем CM 3 сумматоре заполнение третьего N3 накопителя суммируется по модулю 232 с 32-разрядной константой C1, записанной в пятом N5 накопителе, результат суммирования записывается в третий N3 накопитель (шаг 506). В четвертом CM4 сумматоре заполнение четвертого N4 накопителя суммируется по модулю (232-1) с 32-разрядной константой C2, записанной в шестом N6 накопителе, результат суммирования записывается в четвертый N4 накопитель (шаг 507).

Заполнение третьего N 3 накопителя переписывается в первый N1 накопитель (шаг 508), а заполнение четвертого N4 накопителя переписывается во второй N2 накопитель (шаг 509), при этом заполнения третьего N3 и четвертого N4 накопителей сохраняется. Заполнения первого N1 и второго N 2 накопителей шифруется аналогично шифрованию открытого сообщения данных в режиме простой замены в блоке выполнения режима простой замены Б1 (шаг 5011).

Полученные в результате шифрования заполнения первого N1 и второго N2 накопителей после процедуры конкатенации (шаг 5012) образует первый 64-разрядный блок гаммы шифра , который суммируется поразрядно по модулю 2 в пятом CM5 сумматоре с первым 64-разрядным блоком открытых данных (шаг 5013-5014). В результате получается 64-разрядный блок закрытых данных .

Для получения следующего 64-разрядного блока гаммы шифра заполнение третьего N3 накопителя суммируется по модулю 232 в третьем CM3 сумматоре с константой C1, записанной в пятом N5 накопителе, результат суммирования записывается в третий N3 накопитель. Заполнение четвертого N4 накопителя суммируется по модулю (232-1) в четвертом CM4 сумматоре с константой C2, записанной в шестом N6 накопителе, результат суммирования записывается в четвертый N4 накопитель. Заполнение третьего N3 накопителя переписывается в первый N1 накопитель, а заполнение четвертого N 4 накопителя переписывается во второй N2 накопитель, при этом заполнения третьего N3 и четвертого N 4 накопителей сохраняются.

Заполнения первого N1 и второго N2 накопителей шифруются аналогично шифрованию открытого сообщения данных в режиме простой замены в блоке выполнения режима простой замены Б1. Полученные в результате шифрования заполнения первого N1 и второго N2 накопителей после конкатенации образуют второй 64-разрядный блок гаммы шифра , который суммируется поразрядно по модулю 2 в пятом CM5 сумматоре со вторым 64-разрядным блоком открытых данных . В результате получается 64-разрядный блок закрытых данных . Аналогично вырабатываются блоки гаммы шифра , , , и зашифровываются блоки открытых данных , , , . Если длина последнего M-блока открытых данных меньше 64 бит, то из последнего M-го блока гаммы шифра для зашифрования используется только соответствующее число разрядов гаммы шифра, остальные разряды отбрасываются.

В результате шифрования открытого сообщения данных в режиме гаммирования в внутриблочный системный канал связи 3 поступает закрытое сообщение данных, состоящее из синхропосылки S и блоков закрытых данных .

После выполнения суммирования предыдущего открытого сообщения данных с гаммой шифра в пятом CM5 сумматоре криптографический сопроцессор 6 выдает сигнал о готовности к приему следующего открытого сообщения данных.

В случае, когда пользователем выбран режим гаммирования с обратной связью, на вход блока 223 выполнения режима гаммирования с обратной связью поступают открытые сообщения данных, разбитые на 64-разрядные блоки , , , , , считанные из встроенной памяти процессора 5.

При шифровании открытого сообщения данных в режиме гаммирования с обратной связью в соответствии с ГОСТом 28147-89 используют ключ длинной 256 бит.

В первый N1 и второй N2 накопители блока выполнения режима простой замены Б1 вводится 64-разрядная двоичная последовательность (синхропосылка) S=(S1, S2, , S64)(шаг 701). Синхропосылка S вводится в первый N1 и второй N2 накопители так, что значение S1 вводится в 1-й разряд первого N1 накопителя, значение S2 вводится во 2-й разряд первого N1 накопителя и так далее, значение S32 вводится в 32-й разряд первого N1 накопителя, значение S33 вводится в 1-й разряд второго N2 накопителя, значение S34 вводится во 2-й разряд второго N 2 накопителя и так далее, значение S64 вводится в 32-й разряд второго N2 накопителя.

Заполнения первого N1 и второго N2 накопителей шифруется аналогично шифрованию открытого сообщения данных в режиме простой замены в блоке выполнения режима простой замены Б1 (шаг 702-704). Полученные в результате шифрования заполнения первого N1 и второго N2 накопителей после процедуры конкатенации (шаг 705) образуют первый 64-разрядный блок гаммы шифра , который суммируется поразрядно по модулю 2 в третьем CM3 сумматоре с первым 64-разрядным блоком открытых данных (шаг 706). В результате получается 64-разрядный блок закрытых данных .

Блок закрытых данных одновременно также является исходным состоянием первого N1 и второго N2 накопителей для выработки второго блока гаммы шифра . Блок закрытых данных разбивают на два подблока и (шаг 707), которые по обратной связи записывают в первый N1 и второй N2 накопители (шаг 708-709). При этом значения разрядов 1-32 записываются в накопитель N 1, а значения разрядов 33-64 записываются в накопитель N2. Заполнения первого N1 и второго N 2 накопителей шифруются аналогично шифрованию открытого сообщения данных в режиме простой замены в блоке выполнения режима простой замены Б1. Полученные в результате шифрования заполнения первого N1 и второго N2 накопителей после процедуры конкатенации образуют второй 64-разрядный блок гаммы шифра , который суммируется поразрядно по модулю 2 в третьем CM3 сумматоре со вторым 64-разрядным блоком открытых данных . В результате получается 64-разрядный блок закрытых данных . Выработка последующих блоков гаммы шифра и шифрование соответствующих блоков открытых данных производится аналогично. Если длина последнего блока открытых данных меньше 64 разрядов, то используется только соответствующее число разрядов гаммы шифра, остальные разряды отбрасываются.

В результате шифрования открытого сообщения данных в режиме гаммирования с обратной связью в внутриблочный системный канал связи 3 поступает закрытое сообщение данных, состоящее из синхропосылки S и блоков закрытых данных .

После выполнения суммирования предыдущего открытого сообщения данных с гаммой шифра в третьем CM3 сумматоре криптографический сопроцессор 6 выдает сигнал о готовности к приему следующего открытого сообщения данных.

По управляющему сигналу с процессора 5 закрытое сообщение данных TШ, полученное в результате шифрования открытого сообщения данных T0 в выбранном режиме, с сигнальных портов криптографического сопроцессора 6 по шине данных внутриблочного системного канала 3 поступает на сигнальные порты второго 7 2 универсального асинхронного приемопередатчика UART. По сигналу готовности полученное закрытое сообщение данных T Ш с сигнальных портов второго 72 универсального асинхронного приемопередатчика UART по шине данных девятого 4 9 двунаправленного канала связи поступает на приемные порты радиоинтерфейса 18 с антенны 19, реализующего передачу закрытого сообщения данных в соответствии со стандартом связи IEEE 802.11 n на антенну мобильного устройства.

Рассмотрим работу заявляемого устройства при реализации открытого протока обмена закрытого сообщения данных.

Двоичный код выбранного режима дешифрования закрытого сообщения данных, равный двоичному коду соответствующего ранее выбранного режима шифрования открытого сообщения данных, с выходного разъема переключателя 15 режимов работы устройства по шине управления второго 4 2 двунаправленного канала связи поступает на соответствующей управляющей порт двуядерного криптографического сопроцессора 6, активирует соответствующий блок выполнения выбранного режима дешифрования закрытого сообщения данных.

При необходимости установления канала связи с мобильным устройством по радиоинтерфейсу 18 с антенной 19 процессор 5 подает сигнал инициализации по шине управления внутриблочного системного канала связи 3 на соответствующий управляющий порт второго 72 универсального асинхронного приемопередатчика UART, инициализируя прием закрытого сообщения данных.

Встроенная антенна 19 радиоинтерфейса 18 осуществляет прием закрытого сообщения данных TШ , сформированного мобильным устройством. По управляющему сигналу с процессора 5 принятое закрытое сообщение данных TШ с сигнальных портов второго 72 универсального асинхронного приемопередатчика UART по шине данных внутриблочного системного канала 3 поступает на сигнальные порты процессора 5, где записывается в его встроенную память.

По сигналу готовности криптографический сопроцессор 6, считывает из встроенной памяти процессора 5 указанное закрытое сообщения данных TШ в двоичном коде, осуществляя его дешифрование в выбранном режиме в соответствии с ГОСТом 28147-89.

В случае, когда пользователем выбран режим простой замены, блок 231 осуществляет дешифрование закрытого сообщения данных аналогично выполнению шифрования открытого сообщения данных в режиме простой замены, с тем изменением, что заполнения накопителей X0 , X1, , X7 считываются из КЗУ в циклах расшифровывания в следующем порядке: в первом цикле из КЗУ считывается содержимое первого X0 накопителя, во втором цикле считывается содержимое второго X1 накопителя и так далее, в 8-м из КЗУ считывается содержимое восьмого X7 накопителя. В циклах с 9-го по 16-ый, с 17-го по 24-ый и с 25-го по 32-ой содержимое из КЗУ считывается в обратном порядке.

После выполнения по крайней мере одного из тридцати двух циклов дешифрования предыдущего закрытого сообщения данных в режиме простой замены криптографический сопроцессор 6 выдает сигнал о готовности к приему следующего закрытого сообщения данных.

В случае, когда пользователем выбран режим гаммирования, блок 232 осуществляет дешифрование закрытого сообщения данных аналогично выполнению шифрования открытого сообщения данных в режиме гаммирования, с тем изменением, что полученное в результате зашифровывания заполнения первого N1 и второго N 2 накопителей после конкатенации образует первый 64-разрядный блок гаммы шифра , который суммируется поразрядно по модулю 2 в пятом CM5 сумматоре с первым 64-разрядным блоком закрытых данных . В результате получается 64-разрядный блок открытых данных .

После выполнения суммирования предыдущего закрытого сообщения данных с гаммой шифра в пятом CM5 сумматоре криптографический сопроцессор 6 выдает сигнал о готовности к приему следующего закрытого сообщения данных.

В случае, когда пользователем выбран режим гаммирования с обратной связью, блок 233 осуществляет дешифрование закрытого сообщения данных аналогично выполнению шифрования открытого сообщения данных в режиме гаммирования с обратной связью, с тем изменением, что полученное в результате шифрования заполнения первого N 1 и второго N2 накопителей после конкатенации образует первый 64-разрядный блок гаммы шифра , который суммируется поразрядно по модулю 2 в третьем CM3 сумматоре с первым 64-разрядным блоком закрытых данных . В результате получается 64-разрядный блок открытых данных .

После выполнения суммирования предыдущего закрытого сообщения данных с гаммой шифра в третьем CM3 сумматоре криптографический сопроцессор 6 выдает сигнал о готовности к приему следующего закрытого сообщения данных.

По управляющему сигналу с процессора 5 открытое сообщение данных T0, полученное в результате дешифрования закрытого сообщения данных TШ в выбранном режиме, с сигнальных портов криптографического сопроцессора 6 по шине данных внутриблочного системного канала 3 поступает на сигнальные порты процессора 5, где записывается в его встроенную память.

При необходимости установления канала связи с периферийным устройством ЭВМ по USB проводному интерфейсу 17 процессор 5 подает сигнал инициализации по шине управления внутриблочного системного канала связи 3 на соответствующий управляющий порт первого 71 универсального асинхронного приемопередатчика UART, инициализируя передачу открытого сообщения данных.

По управляющему сигналу процессора 5 открытое сообщение данных, нормированное по стандарту UART, с сигнальных портов первого 71 универсального асинхронного приемопередатчика UART по шине данных внутриблочного системного канала 3 поступает на сигнальные порты преобразователя 16 интерфейсов USB/UART, где нормируется по стандарту USB. Затем по сигналу готовности открытое сообщение данных, нормированное по стандарту USB, поступает по USB проводному интерфейсу 17 на вход периферийного устройства ЭВМ.

В режиме перепрограммирования, при плановой замене секретного ключа или в случае угрозы получения несанкционированного доступа к сообщению данных, по управляющему сигналу с внешней ЭВМ, подключаемой к устройству через RS-232 проводной интерфейс 14, программатор 13 осуществляет перепрограммирование энергонезависимой памяти (ЭНЗП) 9, перезаписывая новый секретный ключ в соответствующие накопители в соответствующем порядке. После окончания процесса перепрограммирования внешняя ЭВМ отключается от устройства обработки данных.

Устройство для обработки данных, выполненное в виде криптографического блока, включающего в себя процессор, криптографический сопроцессор и энергонезависимую память, подключенного к блоку питания, выполненному в виде аккумуляторной батареи, и соединенного с радиоинтерфейсом IEEE 802.11 с радиоантенной, а также с USB и RS-232 проводными интерфейсами, отличающееся тем, что в переносном корпусе размещены криптографический блок, содержащий внутриблочный системный канал связи, к которому посредством первого, второго, третьего и четвертого двунаправленных каналов связи подключены процессор, двуядерный криптографический сопроцессор, первый и второй универсальные асинхронные приемопередатчики UART соответственно, генератор тактовых импульсов, к выходу которого подключен тактирующий вход криптографического блока, энергонезависимая память, подключенная к внутриблочному системному каналу связи посредством пятого двунаправленного канала связи, к которому присоединен программатор, соединенный с RS-232 проводным интерфейсом, и блок питания, выполненный в виде аккумуляторной батареи, соединенной с блоком понижающих преобразователей напряжения, при этом к блоку питания подключены генератор тактовых импульсов, криптографических блок, энергонезависимая память и радиоинтерфейс IEEE 802.11 n с антенной, к управляющим портам двуядерного криптографического сопроцессора через шину управления второго двунаправленного канала связи присоединен выходной разъем переключателя режимов работы устройства, первый универсальный асинхронный приемопередатчик UART соединен через преобразователь интерфейсов USB/UART с USB проводным интерфейсом, а второй универсальный асинхронный приемопередатчик UART - с радиоинтерфейсом IEEE 802.11 n с радиоантенной, причем двуядерный криптографический сопроцессор, реализующий заданный стандарт криптографических преобразований, содержит ядро шифрования данных, включающее блоки выполнения соответствующих режимов шифрования данных заданного стандарта криптографических преобразований, и ядро дешифрования данных, включающее блоки выполнения соответствующих режимов дешифрования данных заданного стандарта криптографических преобразований, дополнительно в переносном корпусе размещен генератор импульсов времени, снабженный встроенной аккумуляторной батарей и подключенный к внутриблочному системному каналу связи посредством десятого двунаправленного канала связи.



 

Похожие патенты:
Наверх