Арбитр многопортового озу

Предлагаемая полезная модель относится к вычислительной технике и может быть использована в цифровых управляющих системах. Арбитр многопортового ОЗУ, содержит N N-входовых логических схем И-НЕ, первые входы которых являются входами Запрос устройства, вторые входы логических схем И-НЕ со 2-й по N объединены между собой, третьи входы первой, (N-1)-й, N-й логических схем И-НЕ объединены между собой, N-e входы первой, второй, N-й логических схем И-НЕ объединены между собой, 2-й вход 1-й логической схемы И-НЕ, 3-й вход 2-й логической схемы И-НЕ, N-й вход (N-1)-й логической схемы И-НЕ объединены между собой. Для увеличения надежности арбитра многопортового ОЗУ введены распределителя импульсов и N D триггеров, при этом каждый из N входов Запрос подключен соответственно к D-входам каждого N-го D триггера, выходы каждой N-й логической схемы И-НЕ подключены соответственно к R-входам каждого N-го D триггера, прямые выходы каждого N-го D триггера являются выходами Разрешение арбитра многопортового ОЗУ, N выходов распределителя импульсов подключены соответственно к C-входам каждого N-го D триггера, инверсный выход 1-го D триггера подключен ко второму входу 2-й логической схемы И-НЕ, инверсный выход 2-го D триггера подключен к третьему входу 1-й логической схемы И-НЕ, инверсный выход (N-1)-го D триггера подключен к N-му входу N-й логической схемы И-НЕ, инверсный выход N-го D триггера подключен к N-му входу (N-1)-й логической схемы И-НЕ, при этом вход частоты подключен ко входу распределителя импульсов, где N целое число 2.

Предлагаемая полезная модель относится к вычислительной технике и может быть использована в цифровых управляющих системах.

Известны арбитры многопортового ОЗУ (см. журнал «Компоненты и технологии», 4,2001, Татьяна Мамонова Микросхемы многопортовой памяти фирмы IDT, рис. 3.), содержащие два логических элемента И-НЕ, на первые входы которых подключены сигналы запроса обращения к ОЗУ от компараторов адреса, выход первого логического элемента является первым выходом разрешения доступа и подключен ко второму входу второго логического элемента И-НЕ, выход второго логического элемента является вторым выходом разрешения доступа и подключен ко второму входу первого логического элемента И-НЕ, при этом к третьим входам логических элементов И-НЕ подключены соответственно шины сигналов разрешения обращения к соответствующим портам ОЗУ.

Недостатком устройства является обслуживание всего двух портов и малая надежность из-за использования неконтролируемого выхода R-S триггера из запрещенного состояния.

Наиболее близким техническим решением к предлагаемому является арбитр многопортового ОЗУ (см. журнал «Вопросы радиоэлектроники», выпуск 11 1989 г., серия Общие вопросы радиоэлектроники, Арбитр многопортового ОЗУ, Слепов Ю.В., Черкасов В.А., рис.3), содержащий N N-входовых логических схем И-НЕ, первыми входами которых являются N входов Запрос 1Запрос N устройства, выход первой логической схемы И-НЕ подключен к первому инвертору и ко вторым входам 2-й, , N-й схем, выход второй логической схемы И-НЕ подключен через 1-й элемент задержки к инвертору НЕ и третьим входам 1-й, 3-йN-й логических схем И-НЕ, , выход (N-1)-й схемы И-НЕ подключен через (N-2)-й элемент задержки к N-м входам 1-й, , (N-2)-й, N-й схем И-НЕ, выход N-й схемы И-НЕ подключен через (N-1)-й элемент задержки ко 2-му 1-й логической схемы И-НЕ, 3-му входу 2-й логической схеме И-НЕ, , N-му входу (N-1)-й логической схемы И-НЕ, при этом выходы 1-гоN-го инверторов являются 1-мN-м выходами разрешение 1разрешением N устройства.

Недостатком устройства является малая надежность из-за возможности возбуждения схем И-НЕ при выходе R-S триггеров из запрещенного состояния.

Техническим результатом предлагаемой полезной модели является увеличение надежности арбитра многопортового ОЗУ.

Сущность полезной модели состоит в том, арбитр многопортового ОЗУ, содержит N N-входовых логических схем И-НЕ, первые входы которых являются входами Запрос устройства, вторые входы логических схем И-НЕ со 2-й по N объединены между собой, третьи входы первой, (N-1)-й, N-й логических схем И-НЕ объединены между собой, N-e входы первой, второй, N-й логических схем И-НЕ объединены между собой, 2-й вход 1-й логической схемы И-НЕ, 3-й вход 2-й логической схемы И-НЕ, N-й вход (N-1)-й логической схемы И-НЕ объединены между собой.

Новым в предлагаемой полезной модели является введение распределителя импульсов и N D триггеров, при этом каждый из N входов Запрос подключен соответственно к D-входам каждого N-го D триггера, выходы каждой N-й логической схемы И-НЕ подключены соответственно к R-входам каждого N-го D триггера, прямые выходы каждого N-го D триггера являются выходами Разрешение арбитра многопортового ОЗУ, N выходов распределителя импульсов подключены соответственно к C-входам каждого N-го D триггера, инверсный выход 1-го D триггера подключен ко второму входу 2-й логической схемы И-НЕ, инверсный выход 2-го D триггера подключен к третьему входу 1-й логической схемы И-НЕ, инверсный выход (N-1)-го D триггера подключен к N-му входу N-й логической схемы И-НЕ, инверсный выход N-го D триггера подключен к N-му входу (N-1)-й логической схемы И-НЕ, при этом вход частоты подключен ко входу распределителя импульсов, где N целое число 2.

На фигуре представлена схема арбитра многопортового ОЗУ.

Арбитр многопортового ОЗУ содержит N N-входовых логических схем И-НЕ 14, первые входы которых являются входами Запрос устройства, вторые входы логических схем И-НЕ со 2-й 2 по N 4 объединены между собой, третьи входы первой 1, (N-1)-й 3, N-й логических схем И-НЕ объединены между собой, N-e входы первой 1, 2-й 2, N-й 4 логических схем И-НЕ объединены между собой, 2-й вход 1-й логической схемы И-НЕ 3-й вход 2-й логической схемы И-НЕ 2, N-й вход (N-1)-й логической схемы И-НЕ 3 объединен между собой, при этом каждый из N входов Запрос подключен соответственно к D-входам каждого N-го D триггера 58, выходы каждой N-й логической схемы И-НЕ 14 подключены соответственно к R-входам каждого N-го D триггера 58, прямые выходы каждого из которых являются выходами Разрешение арбитра многопортового ОЗУ, N выходов распределителя импульсов 9 подключены соответственно к C-входам каждого N-го D триггера 58, инверсный выход 1-го D триггера 5 подключен ко второму входу 2-й логической схемы И-НЕ инверсный выход 2-го D триггера 6 подключен к третьему входу 3-й логической схемы И-НЕ 3, инверсный выход (N-1)-го D триггера 7 подключен к N-му входу N-й логической схемы И-НЕ 4, инверсный выход N-го D триггера 8 подключен к N-му входу (N-1)-й логической схемы И-НЕ 3, при этом вход частоты подключен ко входу распределителя импульсов 9, а N целое число 2.

Арбитр многопортового ОЗУ функционирует следующим образом.

В исходном состоянии на всех входах Запрос 1Запрос N устройства имеют место логические сигналы низкого уровня. Соответственно все D триггеры 58 будут сброшены через логические схемы И-НЕ 14, следовательно на всех инверсных выходах D триггеров будут сигналы высокого логического уровня, а на всех входах (кроме входов запросов) логических схем И-НЕ 14 также будут сигналы высокого логического уровня. Распределенные импульсы 1N с распределителя импульсов 9 не будут взводить триггеры 58, так как на их D-входах присутствуют сигналы низкого логического уровня с входов Запрос 1Запрос N.

При появлении сигнала высокого логического уровня, например, на входе Запрос 1 сбрасывающий сигнала с R-входа 1-го D триггера 5 будет снят и 1-й распределенный импульс с распределителя импульсов 9 взведет по C-входу первый D триггер 5, на прямом выходе которого появится сигнал высокого логического уровня Разрешение 1, а на инверсном выходе - сигнал низкого логического уровня, который через логические схемы И-НЕ 24 заблокирует по R-входам все остальные D триггеры 68.

Все поступающие позже сигналы Запрос 1Запрос N будут заблокированы и только после снятия сигнала Запрос 1, когда 1-й D триггер 5 сбросится и разблокирует по R-входа D триггеры 68, взведется триггер, на D-входе которого имеется сигнал запроса высокого логического уровня, а на C-вход раньше других поступит распределенный импульс с распределителя импульсов 9. Взведенный триггер сформирует свой сигнал разрешения и заблокирует все остальные триггеры.

Таким образом, введение дополнительных элементов и связей обеспечило четкое предсказуемое формирование сигналов разрешения при раздельном или одновременном поступлении запросов за счет временного разделения их обслуживания, что увеличило надежность устройства.

Арбитр многопортового ОЗУ, содержащий N N-входовых логических схем И-НЕ, первые входы которых являются входами Запрос устройства, вторые входы логических схем И-НЕ со 2-й по N объединены между собой, третьи входы первой, (N-l)-й, N-й логических схем И-НЕ объединены между собой, N-e входы первой, второй, N-й логических схем И-НЕ объединены между собой, 2-й вход 1-й логической схемы И-НЕ, 3-й вход 2-й логической схемы И-НЕ, N-й вход (N-l)-й логической схемы И-НЕ объединены между собой, отличающийся тем, что введены распределитель импульсов и N D триггеров, при этом каждый из N входов Запрос подключен соответственно к D-входам каждого N-гo D триггера, выходы каждой N-й логической схемы И-НЕ подключены соответственно к R-входам каждого N-го D триггера, прямые выходы каждого N-гo D триггера являются выходами Разрешение арбитра многопортового ОЗУ, N выходов распределителя импульсов подключены соответственно к С-входам каждого N-гo D триггера, инверсный выход 1-го D триггера подключен ко второму входу 2-й логической схемы И-НЕ, инверсный выход 2-го D триггера подключен к третьему входу 1-й логической схемы И-НЕ, инверсный выход (N-l)-го D триггера подключен к N-му входу N-й логической схемы И-НЕ, инверсный выход N-го D триггера подключен к N-му входу (N-l)-й логической схемы И-НЕ, при этом вход частоты подключен ко входу распределителя импульсов, где N целое число 2.

РИСУНКИ