Этот частотно-фазовый дискриминатор вас удивит

 

Полезная модель относится к области автоматики и вычислительной техники и может быть использовано в системах фазовой синхронизации. Достигаемый технический результат - расширение функциональных возможностей частотно-фазового дискриминатора. Для этого в известное устройство введены демодулятор, цифро-аналоговый преобразователь, сумматор, дифференцирующее устройство. Это позволяет наряду с определением ошибки фазового рассогласования импульсов сравниваемых частот и цифрового (дискретного) значения угловой ошибки синхронно-синфазного электропривода, определять непрерывное значение угловой ошибки и ошибку по угловой скорости электропривода. 2 ил.

Полезная модель относится к области автоматики и вычислительной техники и может быть использована в качестве логического элемента сравнения частоты следования импульсов задающего генератора, определяющего частоту вращения двигателя в дискретных астатических электроприводах, и частоты следования импульсов датчика обратной связи, расположенного на валу двигателя, а также в других системах фазовой синхронизации.

Известен частотно-фазовый дискриминатор (а.с. СССР 1589373, МКИ5 H03D 13/00, 1990 г.), содержащий блок фазового сравнения, первый и второй блокирующие триггеры, дешифратор и блок логической блокировки, причем первый и второй входы блока фазового сравнения являются соответственно первым и вторым входами частотно-фазового дискриминатора, а первый и второй выходы блока фазового сравнения являются соответственно первым и вторым входами дешифратора, первый и второй выходы которого соединены с информационными входами соответственно первого и второго блокирующих триггеров, тактовые входы которых соединены со вторым входом блока фазового сравнения, при этом выходы первого и второго блокирующих триггеров соединены соответственно с третьим и четвертым входами дешифратора, а также соответственно с первым и третьим входами блока логической блокировки, второй и четвертый входы которого соединены соответственно с первым и вторым выходами блока фазового сравнения, при этом выход блока логической блокировки является выходом частотно-фазового дискриминатора.

Недостатком такого устройства можно считать узкие функциональные возможности, не позволяющие комплексно его использовать в синхронно-синфазном электроприводе для определения как фазовой ошибки импульсов сравниваемых частот, так и угловой ошибки электропривода.

Наиболее близким техническим решением к заявляемому устройству является частотно-фазовый дискриминатор (Пат. РФ 2428785, МПК H03D 13/00, 10.09.2011 г.), содержащий блок фазового сравнения, первый и второй входы которого являются соответственно первым и вторым входами частотно-фазового дискриминатора, а первый и второй выходы подключены соответственно ко второму и четвертому входам блока логической блокировки, выход которого является первым выходом частотно-фазового дискриминатора, а также первый и второй блокирующие триггеры, выходы которых соединены соответственно с первым и третьим входами блока логической блокировки, при этом информационные входы первого и второго блокирующих триггеров подсоединены соответственно к первому и второму выходам логического устройства, а тактовые входы - ко второму входу блока фазового сравнения, первый и второй входы логического устройства соединены соответственно с первым и вторым выходами блока фазового сравнения, а третий и четвертый входы - с выходами соответственно первого и второго блокирующих триггеров, тактовый вход первого счетчика импульсов подключен ко второму входу блока фазового сравнения, а вход сброса является третьим входом частотно-фазового дискриминатора, выходы первого счетчика импульсов подключены к информационным входам второго счетчика импульсов, тактовый вход которого является четвертым входом частотно-фазового дискриминатора, а выход - вторым выходом дискриминатора, кроме того первый и второй входы дешифратора подключены соответственно к первому и второму выходам блока фазового сравнения, первый выход дешифратора подключен к информационному входу третьего триггера, тактовый вход которого соединен со вторым входом блока фазового сравнения, выход третьего триггера подключен к первому входу первого цифрового ключа, второй вход которого соединен со вторым входом блока фазового сравнения, выход первого цифрового ключа подключен к входу суммирования импульсов второго счетчика импульсов, вход вычитания импульсов которого подключен к выходу второго цифрового ключа, первый вход которого подключен к третьему выходу дешифратора, а второй вход - к первому входу блока фазового сравнения.

Недостатком такого устройства являются узкие функциональные возможности, не позволяющие комплексно его использовать в синхронно-синфазном электроприводе для определения как фазовой ошибки импульсов сравниваемых частот и угловой ошибки электропривода, так и ошибки по угловой скорости в режимах насыщения дискриминатора.

Техническим результатом полезной модели является расширение функциональных возможностей частотно-фазового дискриминатора (дополнительно в режимах насыщения дискриминатора определяются фазовая ошибка в расширенном диапазоне измерений и разность сравниваемых частот).

Указанный технический результат достигается тем, что в известный частотно-фазовый дискриминатор, содержащий блок фазового сравнения, первый и второй входы которого являются соответственно первым и вторым входами частотно-фазового дискриминатора, а первый и второй выходы подключены соответственно ко второму и четвертому входам блока логической блокировки, выход которого является первым выходом частотно-фазового дискриминатора, а также первый и второй блокирующие триггеры, выходы которых соединены соответственно с первым и третьим входами блока логической блокировки, при этом информационные входы первого и второго блокирующих триггеров подсоединены соответственно к первому и второму выходам логического устройства, а тактовые входы - ко второму входу блока фазового сравнения, первый и второй входы логического устройства соединены соответственно с первым и вторым выходами блока фазового сравнения, а третий и четвертый входы - с выходами соответственно первого и второго блокирующих триггеров, тактовый вход первого счетчика импульсов подключен ко второму входу блока фазового сравнения, а вход сброса является третьим входом частотно-фазового дискриминатора, выходы первого счетчика импульсов подключены к информационным входам второго счетчика импульсов, тактовый вход которого является четвертым входом частотно-фазового дискриминатора, кроме того первый и второй входы дешифратора подключены соответственно к первому и второму выходам блока фазового сравнения, первый выход дешифратора подключен к информационному входу третьего триггера, тактовый вход которого соединен со вторым входом блока фазового сравнения, выход третьего триггера подключен к первому входу первого цифрового ключа, второй вход которого соединен со вторым входом блока фазового сравнения, выход первого цифрового ключа подключен к входу суммирования импульсов второго счетчика импульсов, вход вычитания импульсов которого подключен к выходу второго цифрового ключа, первый вход которого подключен к третьему выходу дешифратора, а второй вход - к первому входу блока фазового сравнения, согласно заявляемому техническому решению, введены демодулятор, цифро-аналоговый преобразователь, сумматор, дифференцирующее устройство, вход демодулятора соединен с первым выходом блока фазового сравнения, а выход - с первым входом сумматора, входы цифро-аналогового преобразователя соединены с выходами второго счетчика импульсов, а выход подключен ко второму входу сумматора, выход сумматора подключен ко входу дифференцирующего устройства и является вторым выходом частотно-фазового дискриминатора, а выход дифференцирующего устройства является третьим выходом частотно-фазового дискриминатора.

Сущность технического решения поясняется чертежом, где на фиг.1 приведена функциональная электрическая схема предлагаемого устройства; на фиг.2 приведен граф работы блока фазового сравнения предлагаемого устройства.

Частотно-фазовый дискриминатор содержит блок фазового сравнения 1, блок логической блокировки 2, блокирующие триггеры 3 и 4, логическое устройство 5, счетчики импульсов 6 и 7, дешифратор 8, триггер 9, цифровые ключи 10 и 11, демодулятор 12, цифро-аналоговый преобразователь 13, сумматор 14, дифференцирующее устройство 15.

Первый вход блока фазового сравнения 1 является первым входом частотно-фазового дискриминатора и соединен со вторым входом второго цифрового ключа 11, второй вход блока фазового сравнения 1 является вторым входом частотно-фазового дискриминатора и соединен с тактовыми входами первого 3 и второго 4 блокирующих триггеров, с тактовым входом первого счетчика импульсов 6, с тактовым входом третьего триггера 9, со вторым входом первого цифрового ключа 10. Первый выход блока фазового сравнения 1 подключен ко второму входу блока логической блокировки 2, к первому входу логического устройства 5, к первому входу дешифратора 8. Второй выход блока фазового сравнения 1 подключен к четвертому входу блока логической блокировки 2, ко второму входу логического устройства 5 и ко второму входу дешифратора 8.

Первый вход блока логической блокировки 2 соединен с третьим входом логического устройства 5 и выходом первого триггера 3. Третий вход блока логической блокировки 2 соединен с четвертым входом логического устройства 5 и выходом второго триггера 4. Выход блока логической блокировки 2 является первым выходом частотно-фазового дискриминатора.

Первый вход первого триггера 3 соединен с первым выходом логического устройства 5, а первый вход второго триггера 4 соединен со вторым выходом логического устройства 5.

Вход сброса первого счетчика импульсов 6 является третьим входом частотно-фазового дискриминатора, а выходы его подключены к информационным входам второго счетчика импульсов 7, тактовый вход которого является четвертым входом частотно-фазового дискриминатора. Вход суммирования импульсов второго счетчика импульсов 7 соединен с выходом первого цифрового ключа 10, а вход вычитания импульсов соединен с выходом второго цифрового ключа 11.

Первый выход дешифратора 8 подключен к информационному входу третьего триггера 9, а второй выход подключен к первому входу второго цифрового ключа 11.

Выход третьего триггера 9 подключен к первому входу первого цифрового ключа 10.

Вход демодулятора 12 соединен с первым выходом блока фазового сравнения 1, а выход с первым входом сумматора 14. Входы цифро-аналогового преобразователя 13 соединены с выходами второго счетчика импульсов 7, а выход подключен ко второму входу сумматора 14. Выход сумматора 14 подключен ко входу дифференцирующего устройства 15 и является вторым выходом частотно-фазового дискриминатора, а выход дифференцирующего устройства 15 является третьим выходом частотно-фазового дискриминатора.

Частотно-фазовый дискриминатор работает следующим образом.

Импульсы опорной fоп и контролируемой fос частот поступают на вход блока фазового сравнения 1, осуществляющего подсчет числа импульсов частоты fос между двумя импульсами частоты fоп от начального значения 00 с насыщением в состоянии 10. Работа блока фазового сравнения 1 поясняется с помощью графа переходов. При приходе импульса частоты fоп при любом предыдущем состоянии выходов блока фазового сравнения 1 появляются низкие уровни сигналов (логические 0) на первом и на втором его выходах. При последующем приходе импульса частоты fос на первом выходе блока фазового сравнения 1 появляется высокий уровень сигнала (состояние 01 на графе переходов блока фазового сравнения 1). При приходе еще одного импульса частоты fос на втором выходе блока фазового сравнения 1 появляется высокий уровень сигнала (состояние 10 на графе переходов блока фазового сравнения 1).

Блокирующие триггеры 3 и 4 служат для формирования сигналов индикации режимов работы частотно-фазового дискриминатора. Эти сигналы используются для работы логического устройства 5 и блокировки выходного сигнала блока фазового сравнения 1 с помощью блока логической блокировки 2. При этом высокий уровень сигнала 77 на выходе блокирующего триггера 3 соответствует режиму фазового сравнения частотно-фазового дискриминатора при fосfоп, высокий уровень сигнала Т на выходе блокирующего триггера 4 - режиму насыщения при fос>fоп , а низкие уровни сигналов П и Т - режиму насыщения при f ос<fоп. В момент прихода импульса частоты fоп в блокирующие триггеры 3 и 4 записывается информация о текущем режиме работы частотно-фазового дискриминатора, формируемая на выходах логического устройства 5 в зависимости от текущих значений выходных сигналов блока фазового сравнения 1 и блокирующих триггеров 3 и 4.

Блок логической блокировки 2 служит для формирования выходного сигнала в соответствии с логической функцией , где - выходной сигнал с первого выхода блока фазового сравнения 1; Н-выходной сигнал со второго выхода блока фазового сравнения 1, соответствующий приходу двух или более импульсов контролируемой частоты fос между двумя импульсами опорной частоты fоп; - выходной сигнал блокирующего триггера 3; Т - выходной сигнал блокирующего триггера 4.

Режиму фазового сравнения частотно-фазового дискриминатора соответствует наличие низких уровней сигналов и и высокого уровня сигнала П, который с выхода блокирующего триггера 3 проходит на блок логической блокировки 2, разрешая прохождение сигнала с выхода блока фазового сравнения 1 на выход устройства. В режиме фазового сравнения сигнал представляет собой последовательность импульсов, период следования которых равен периоду опорной частоты fоп , а длительность пропорциональна величине фазового рассогласования импульсов сравниваемых частот fоп и fос .

В режимах насыщения частотно-фазового дискриминатора на первый вход блока логической блокировки 2 поступает низкоуровневый сигнал с выхода блокирующего триггера 3. В этом случае на выходе блока логической блокировки 2 появляется высокий уровень сигнала в режиме насыщения ПРИ fос<fоп или низкий уровень сигнала в режиме насыщения при fос>fоп .

Логическое устройство 5 в зависимости от состояния выходов блока фазового сравнения 1 и блокирующих триггеров 3 и 4 формирует сигналы текущего режима работы, поступающие на информационные входы этих триггеров и записываемые в них в момент прихода импульса частоты fоп.

Работа логического устройства 5 поясняется с помощью таблицы 1.

Таблица 1
Режим работыЛогические сигналы
TП НD4 D3
режим насыщения при fос<fоп 000 000
00 010 0
0010 01
режим фазового сравнения при fосfоп0 100 00
010 101
01 101 0
режим насыщения при fос>fоп100 001
10 011 0
1010 10

Примечание. D3 и D4 - информационные входы блокирующих триггеров 3 и 4 соответственно.

Дешифратор 8 предназначен для выделения состояний блока фазового сравнения 1, соответствующих приходу 0 или 2 и более импульсов частоты fос между двумя соседними импульсами частоты fоп. Работа дешифратора 8 поясняется таблицей 2.

Таблица 2
x2(Н)y4 y3y2 y1
0 000 01
010 010
10 010 0

Второй y2 и четвертый y4 выходы дешифратора 8 в работе частотно-фазового дискриминатора не используются.

При приходе импульса частоты fоп на выходах блока фазового сравнения 1 формируется код 00 (соответствующий низким уровням сигналов и Н), поступающий на входы x1 и x2 дешифратора 8. В результате на первом выходе дешифратора 8 появляется сигнал логической 1, поступающий на информационный вход D D-триггера 9. Если в этот момент повторно приходит импульс частоты f оп, то в D-триггер 9 записывается логическая 1, несущая информацию о том, что между двумя соседними импульсами частоты fоп не прошло ни одного импульса частоты fос .

Если после прихода на второй вход блока фазового сравнения 1 импульса частоты fоп на первый его вход пришли два или более импульсов частоты foc, то на его выходе формируется код 10 (соответствующий низкому уровню сигнала и высокому уровню сигнала Н), поступающий на входы x 1 и x2 дешифратора 8. В результате на третьем выходе дешифратора 8 появляется сигнал логической 1, несущий информацию о том, что между двумя соседними импульсами частоты fоп прошло два или более импульсов частоты fос .

Выходной сигнал D-триггера 9 и сигнал с третьего выхода дешифратора 8 используются для управления цифровыми ключами 10 и 11 соответственно, выполненными на основе двухходовых элементов И. На информационные входы цифровых ключей 10 и 11 поступают импульсы частот fоп и fос соответственно, которые при высоком уровне управляющего сигнала проходят на выходы цифровых ключей 10 и 11. Далее эти импульсы проходят на суммирующий (+1) и вычитающий (-1) входы счетчика импульсов 7, обеспечивая корректировку сигнала на его выходе на интервале времени между двумя соседними импульсами Foc. При этом записанный в счетчик импульсов 7 двоичный код увеличивается или уменьшается на 1, что соответствует изменению фазовой ошибки на величину, равную 2.

Счетчик импульсов 6 предназначен для определения фазовой ошибки в расширенном диапазоне измерений в z раз (от 0 до 2z за счет выбора частот Fоп и Foc в z раз меньших fоп и foc соответственно) путем подсчета импульсов опорной частоты fоп между импульсами частот Fоп и Foc. Счетчик импульсов 6 сбрасывается в ноль при приходе импульса частоты Fоп на вход сброса R. Далее при приходе каждого импульса частоты fоп на тактовый вход С значение двоичного кода на выходах счетчика импульсов 6 увеличивается на единицу, что соответствует изменению фазовой ошибки на величину, равную 2. Двоичный код с выходов счетчика импульсов 6, пропорциональный фазовой ошибке в расширенном диапазоне измерений, поступает на информационные входы D счетчика импульсов 7 и записывается в него при приходе импульса Foc. На интервале времени между двумя соседними импульсами Foc корректировка записанного в счетчик импульсов 7 по импульсу Foc сигнала фазовой ошибки в расширенном диапазоне измерений осуществляется с помощью импульсов с выходов цифровых ключей 10 и 11.

Демодулятор 12 предназначен для преобразования широтно-импульсно модулированного (ШИМ) сигнала фазовой ошибки в непрерывный аналоговый сигнал, пропорциональный фазовой ошибке в диапазоне от 0 до 2.

Цифро-аналоговый преобразователь 13 осуществляет преобразование цифрового кода, пропорционального фазовой ошибке в расширенном диапазоне измерений (с дискретностью 2), в аналоговый сигнал.

С помощью сумматора 14 осуществляется суммирование двух аналоговых сигналов: фазовой ошибки сравниваемых частот и фазовой ошибки в расширенном диапазоне измерений. В результате на выходе сумматора 14 формируется непрерывный аналоговый сигнал фазовой ошибки в диапазоне от 0 до 2z.

Дифференцирующее устройство 15 предназначено для дифференцирования непрерывного аналогового сигнала фазовой ошибки в расширенном диапазоне измерений с целью получения значения разности сравниваемых частот f в режимах насыщения дискриминатора.

Частотно-фазовый дискриминатор может находиться в трех основных режимах работы: насыщения при fос<fоп, фазового сравнения при fосfоп и насыщения при fос>f оп. Переход из режима в режим синхронизирован по импульсам опорной частоты fоп. В каждом режиме работы осуществляется подсчет числа импульсов контролируемой частоты fос между двумя импульсами опорной частоты fоп.

При приходе двух подряд импульсов частоты fос между двумя соседними импульсами частоты fоп происходят следующие изменения в работе частотно-фазового дискриминатора:

а) из режима насыщения при fос<f оп (разгон электропривода) происходит переход в режим фазового сравнения при fосfоп (синхронный режим работы электропривода);

б) из режима фазового сравнения происходит переход в режим насыщения при fос>fоп (торможение электропривода);

в) режим насыщения при f ос>fоп сохраняется.

При отсутствии импульсов частоты fос между двумя соседними импульсами частоты fоп изменение режима работы происходит в обратном порядке.

В любом режиме работы частотно-фазовый дискриминатор позволяет непрерывно определять фазовую ошибку в расширенном диапазоне измерений. С этой целью определяется начальное значение фазовой ошибки в расширенном диапазоне измерений путем подсчета количества импульсов частоты fоп между импульсами частот Fоп и Foc. Полученное значение сохраняется в выходном реверсивном счетчике импульсов. Далее это значение корректируется в моменты прихода двух импульсов одной из сравниваемых частот между двумя соседними импульсами другой частоты на величину ±2. В результате на выходе реверсивного счетчика импульсов формируется текущее значение фазовой ошибки в расширенном диапазоне измерений с дискретностью 2.

Для получения непрерывного сигнала фазовой ошибки в расширенном диапазоне измерений к текущему дискретному значению фазовой ошибки на выходе реверсивного счетчика импульсов добавляется текущее значение фазовой ошибки сравниваемых частот с первого выхода блока фазового сравнения. Для этого осуществляется преобразование в аналоговый сигнал ШИМ-сигнала фазовой ошибки с помощью демодулятора и цифрового значения фазовой ошибки в расширенном диапазоне измерений с помощью цифро-аналогового преобразования. Полученные аналоговые значения фазовых ошибок суммируются с помощью сумматора, на выходе которого формируется непрерывный аналоговый сигнал фазовой ошибки в расширенном диапазоне измерений. Сигнал разности сравниваемых частот f в режимах насыщения частотно-фазового дискриминатора формируется путем дифференцирования полученного непрерывного аналогового сигнала фазовой ошибки в расширенном диапазоне измерений. В результате достигается расширение функциональных возможностей частотно-фазового дискриминатора за счет формирования дополнительных выходных сигналов: непрерывного аналогового сигнала фазовой ошибки в расширенном диапазоне измерений и сигнала разности сравниваемых частот в режимах насыщения дискриминатора. Полученные сигналы могут быть использованы для организации законов регулирования электропривода, оптимальных по быстродействию или повышающих качество регулирования электропривода в переходных режимах работы.

Таким образом, предлагаемое техническое решение позволяет расширить функциональные возможности частотно-фазового дискриминатора, за счет введения в него демодулятора, цифро-аналогового преобразователя, сумматора, дифференцирующего устройства, что позволяет наряду с определением ошибки фазового рассогласования импульсов сравниваемых частот определять в режимах насыщения дискриминатора фазовую ошибку в расширенном диапазоне измерений и разность сравниваемых частот.

Частотно-фазовый дискриминатор, содержащий блок фазового сравнения, первый и второй входы которого являются соответственно первым и вторым входами частотно-фазового дискриминатора, а первый и второй выходы подключены соответственно ко второму и четвертому входам блока логической блокировки, выход которого является первым выходом частотно-фазового дискриминатора, а также первый и второй блокирующие триггеры, выходы которых соединены соответственно с первым и третьим входами блока логической блокировки, при этом информационные входы первого и второго блокирующих триггеров подсоединены соответственно к первому и второму выходам логического устройства, а тактовые входы - ко второму входу блока фазового сравнения, первый и второй входы логического устройства соединены соответственно с первым и вторым выходами блока фазового сравнения, а третий и четвертый входы - с выходами соответственно первого и второго блокирующих триггеров, тактовый вход первого счетчика импульсов подключен ко второму входу блока фазового сравнения, а вход сброса является третьим входом частотно-фазового дискриминатора, выходы первого счетчика импульсов подключены к информационным входам второго счетчика импульсов, тактовый вход которого является четвертым входом частотно-фазового дискриминатора, кроме того, первый и второй входы дешифратора подключены соответственно к первому и второму выходам блока фазового сравнения, первый выход дешифратора подключен к информационному входу третьего триггера, тактовый вход которого соединен со вторым входом блока фазового сравнения, выход третьего триггера подключен к первому входу первого цифрового ключа, второй вход которого соединен со вторым входом блока фазового сравнения, выход первого цифрового ключа подключен к входу суммирования импульсов второго счетчика импульсов, вход вычитания импульсов которого подключен к выходу второго цифрового ключа, первый вход которого подключен к третьему выходу дешифратора, а второй вход - к первому входу блока фазового сравнения, отличающийся тем, что в него введены демодулятор, цифроаналоговый преобразователь, сумматор, дифференцирующее устройство, вход демодулятора соединен с первым выходом блока фазового сравнения, а выход - с первым входом сумматора, входы цифроаналогового преобразователя соединены с выходами второго счетчика импульсов, а выход подключен ко второму входу сумматора, выход сумматора подключен ко входу дифференцирующего устройства и является вторым выходом частотно-фазового дискриминатора, а выход дифференцирующего устройства является третьим выходом частотно-фазового дискриминатора.



 

Похожие патенты:

Полезная модель относится к области радиотехники и может быть использована в устройствах тактовой синхронизации систем связи для работы с комплексными отсчетами, которые применяются при приеме сигналов с четырехфазной манипуляцией и квадратурно-амплитудной модуляцией.
Наверх