Отказоустойчивая вычислительная система на конфигурируемых процессорах с внекристальным дублированием и внутрикристальным мажоритированием

Полезная модель относится к области вычислительной техники и может быть использована в многоканальных отказоустойчивых вычислительных системах на базе типовых конфигурируемых процессоров. Цель полезной модели - повышение надежности и контролепригодности системы при жестких ограничениях на массо-габаритные и энергетические характеристики за счет применения резервирования конфигурируемых процессоров на основе вне кристального дублирования и внутри кристального мажоритирования. Предлагаемое устройство содержит два конфигурируемых процессора, в кристаллах, которых синтезированы по три внутренних канала обработки информации и по одному мажоритарному элементу, вне кристаллов располагаются один дешифратор, один элемент ИЛИ, два элемента И, один коммутатор, конфигурационное ПЗУ, устройство загрузки конфигурации, два входа загрузки конфигурации, два выхода данных первого и второго конфигурируемых процессоров, два выхода сигналов об отказе конфигурируемых процессоров, два входа дешифратора, четыре выхода дешифратора, выход данных системы, выход сигнала об отказе системы, вход данных. Техническим результатом является повышение надежности функционирования и контролепригодности многоканальной системы за счет применения вне кристального дублирования и внутри кристального мажоритирования конфигурируемых процессоров.

Полезная модель относится к области вычислительной техники и может быть использована в многоканальных отказоустойчивых вычислительных системах на базе типовых конфигурируемых процессоров.

Наиболее близким аналогом предлагаемой полезной модели является трехканальная отказоустойчивая система на конфигурируемых процессорах с вне-внутри кристальным резервированием (пат. РФ 120256). Недостатком известной системы является затрудненность ее применения при конструировании вычислительных систем с жесткими требованиями к массо-габаритным и энергетическим характеристикам.

Цель полезной модели - повышение надежности и контролепригодности системы при жестких ограничениях на массо-габаритные и энергетические характеристики за счет применения вне кристального дублирования и внутри кристального мажоритирования конфигурируемых процессоров.

Сущность полезной модели состоит в следующем.

Система функционирует в двухканальной конфигурации. В процессе функционирования данные обрабатываются внутренними каналами обработки информация, которые программно синтезированы в кристаллах конфигурируемых процессоров. Кроме того в кристаллах конфигурируемых процессоров синтезированы мажоритарные элементы, которые осуществляют логическую функцию «2 из 3» по отношению к данным с внутренних каналов обработки.

Обработанные данные из каналов обработки информации поступают на входы мажоритарного элемента и далее через коммутатор, в зависимости от управляющих сигналов с дешифратора, элемента ИЛИ и двух элементов И на выходы устройства.

Отказоустойчивая вычислительная система на конфигурируемых процессорах с внекристальным дублированием и внутри кристальным мажоритированием содержит (фиг.1): два конфигурируемых процессора 1-2, в кристаллах которых синтезированы первый 3 - третий 5 внутренние каналы обработки информации и мажоритарный элемент 6 (получены путем описания логики работы канала на одном из языков описания аппаратуры JHDL, AHDL, VHDL или Verilog), вне кристалла располагаются: дешифратор 7, элемент ИЛИ 8, первый 9 и второй 10 элементы И, коммутатор 11, конфигурационное ПЗУ 14, устройство загрузки конфигурации 15, первый 1.1 - второй 2.1 входы загрузки конфигурации, первый 1.3 - второй 2.3 выходы данных первого и второго конфигурируемого процессора соответственно, первый 1.2 и второй 2.2 выходы сигналов об отказе первого и второго конфигурируемого процессора соответственно, первый 7.1 - второй 7.2 входы дешифратора, первый 7.3 - четвертый 7.6 выходы дешифратора, выход данных системы 12, выход сигнала об отказе системы 13, вход данных 16.

Назначение отдельных элементов и блоков схемы.

Первый 1 - второй 2 конфигурируемые процессоры осуществляют обработку данных по алгоритму, реализованному во внутренних каналах обработки информации.

Первый 3 - третий 5 внутренние каналы обработки информации предназначены для обработки данных по соответствующему алгоритму.

Мажоритарный элемент 6 осуществляет выборку данных поступающих от внутренних каналов обработки информации по схеме 2/3 и передает на выходы 1.3 и 2.3 первого 1 и второго 2 конфигурируемых процессоров данные, соответствующие большинству из входных. С выходов 1.2 и 2.2 мажоритарных элементов первого 1 и второго 2 конфигурируемых процессоров формируются сигналы в случае, если внутренние каналы обработки информации соответствующего конфигурируемого процессора выдали различные результаты обработки данных.

Дешифратор 7 осуществляет анализ сигналов с выходов 1.2 и 2.2 первого 1 и второго 2 конфигурируемых процессоров соответственно и вырабатывает управляющие сигналы элементом ИЛИ 8 и первым 9 и вторым 10 элементами И.

Элемент ИЛИ 8 предназначен для выдачи единичного сигнала на первый вход первого 9 элемента И при наличии единичного сигнала на одном из двух выходов 7.3, 7.5 дешифратора 7.

Первый 9 и второй 10 элементы И формируют управляющие сигналы на входы логических условий ЛУ1 и ЛУ2 коммутатора 11, в зависимости от сигналов с выходов 7.4 и 7.6 дешифратора 7 и элемента ИЛИ 8.

Коммутатор 11 предназначен для передачи результатов обработки данных с выходов 1.3 и 2.3 первого 1 и второго 2 конфигурируемых процессоров на выход данных системы 12 в зависимости от управляющих сигналов на входах логических условий ЛУ1 и ЛУ2.

Конфигурационное ПЗУ 14 служит для хранения файлов конфигурации, которые загружаются в кристаллы конфигурируемых процессоров и составляют внутренние каналы обработки информации и мажоритарные элементы.

Устройство загрузки конфигурации 15 осуществляет загрузку конфигурационного файла в кристаллы первого 1 - второго 2 конфигурируемых процессоров.

Первый 1.1 - второй 2.1 входы загрузки конфигурации предназначены для загрузки конфигурационного файла из конфигурационного ПЗУ 14 в кристаллы первого 1 - второго 2 конфигурируемых процессоров.

Первый 1.3 - второй 2.3 выходы данных первого 1 - второго 2 конфигурируемых процессоров предназначены для передачи обработанной информации на входы A и B коммутатора.

Первый 1.2 и второй 2.2 выходы сигналов об отказе первого 1 и второго 2 конфигурируемого процессора предназначены для выдачи единичного сигнала на первый 7.1, второй 7.2 входы дешифратора 7 при отказе двух внутренних каналов обработки информации из трех, соответствующего конфигурируемого процессора.

Первый 7.3 и третий 7.5 выходы дешифратора 7 осуществляют выдачу сигналов на первый и второй входы элемента ИЛИ.

Второй 7.4 выход дешифратора 7 выдает сигнал на первый вход второго 10 элемента И.

Четвертый 7.6 выход дешифратора 7 формирует сигнал на инверсных входах первого 9, второго 10 элементов И, а также на выход сигнала об отказе системы 13.

Выход данных системы 12 предназначен для передачи обработанной информации потребителям.

Выход сигнала об отказе системы 13 осуществляет передачу единичного сигнала потребителю в случае отказа первого 1 и второго 2 конфигурируемых процессоров.

Вход данных 16 предназначен для подачи данных на первый 1 - второй 2 конфигурируемые процессоры.

Отказоустойчивая вычислительная система на конфигурируемых процессорах с вне кристальным дублированием и внутри кристальным мажоритированием функционирует следующим образом.

В исходном состоянии на первом 1.2 и втором 2.2 выходах отказа канала нулевой сигнал, при этом на входе ЛУ1 коммутатора 11 единичный сигнал, а на входе ЛУ2 нулевой, что разрешает прохождение обработанной информации из первого 1 конфигурируемого процессора через вход А коммутатора 11 на выход данных системы 12. На выходе отказа системы 13 - нулевой сигнал.

При включении питания файлы конфигурации, которые получены путем описания логики работы внутреннего канала обработки информации на одном из языков описания аппаратуры JHDL, AHDL, VHDL или Veri log поступают с выхода ПЗУ конфигурации 14 на вход устройства загрузки конфигурации 15, которое осуществляет их загрузку через первый 1.1 - второй 2.1 входы загрузки конфигурации в первый 1 - второй 2 кристаллы конфигурируемых процессоров соответственно. Загрузка конфигурационного файла осуществляется так, что в каждом кристалле первого 1 - второго 2 конфигурируемых процессоров размещаются по три одинаковых внутренних канала обработки информации 3-5 и мажоритарный элемент 6.

Данные с входа данных 16 одновременно поступают во внутренние каналы обработки информации 3-5 первого 1 - второго 2 конфигурируемых процессоров. Результаты обработки синхронно появляются на выходах внутренних каналов обработки информации 3-5, а следовательно и на входах мажоритарного элемента 6. Цепи синхронизации на фиг.1 условно не показаны.

Мажоритарный элемент 6, осуществляет поразрядное сравнение данных, полученных с выходов первого 3 - третьего 5 внутренних каналов обработки информации. При этом на выход мажоритарного элемента, а следовательно, и на выходы 1.3 и 2.3 первого 1 - второго 2 конфигурируемых процессоров пройдут те данные, которые зафиксированы на выходах двух из трех внутренних каналов обработки информации. В противном случае (все три канала выдали различные результаты) на выходах отказа канала 1.2 или 2.2 первого 1 или второго 2 конфигурируемых процессоров установится единичный сигнал.

Рассмотрим работу системы в случае, когда оба конфигурируемых процессора исправны и на выходах двух внутренних каналов обработки информации установились одинаковые результаты вычислений.

В этом режиме данные с выходов 1.3 и 2.3 первого 1 и второго 2 конфигурируемых процессоров поступят на входы А и В коммутатора 11 соответственно. Т.к. на первом 1.2 и втором 2.2 выходах отказа канала первого 1 и второго 2 конфигурируемого процессора, а следовательно, и на входах 7.1 и 7.2 дешифратора 7 установятся нулевые сигналы, то на его выходе 7.3 появится единичный сигнал, который через первый вход элемента ИЛИ 8 поступит на первый вход первого элемента И9. На второй (инверсный) вход первого элемента И 9 с выхода 7.6 дешифратора 7 поступит нулевой сигнал. При этом на выходе первого элемента И9 сформируется единичный сигнал, который поступит на вход ЛУ1 коммутатора 11 и разрешит прохождение информации с выхода 1.3 первого 1 конфигурируемого процессора через канал А коммутатора 11 на выход данных системы 12.

В свою очередь нулевые сигналы на выходах 7.4 и 7.6 дешифратора 7 установят нулевой сигнал на выходе второго элемента И10, а следовательно и на входе ЛУ2 коммутатора 11, что запретит прохождение информации с выхода данных 2.3 второго 2 конфигурируемого процессора через канал В коммутатора на выход данных системы 12.

Рассмотрим случай, когда три внутренних канала обработки информации 3-5 первого конфигурируемого процессора 1 выдали различные результаты вычислений.

После обработки данных на входы мажоритарных элементов 6 первого 1 и второго 2 конфигурируемого процессоров поступают результаты вычислений, т.к. в первом процессоре результаты обработки во внутренних каналах различны, на выходе сигнала об отказе канала 1.2 первого 1 конфигурируемого процессора установится единичный сигнал, на выходе 2.2 второго процессора - нулевой сигнал. При этом на выходах 7.3 и 7.5 дешифратора появится нулевой сигнал, который заблокирует первый элемент И9, в результате чего на вход ЛУ1 коммутатора 11 поступит нуль и запретит прохождение данных через канал А коммутатора. В свою очередь единичный сигнал на выходе 7.4 и нулевой сигнал на выходе 7.6 дешифратора 7 установят на выходе второго элемента И10 единицу, которая, поступив на вход ЛУ2 коммутатора 11 разрешит прохождение данных с выхода 2.3 второго процессора 2 через канал В коммутатора 11 на выход данных системы 12.

Рассмотрим работу системы в случае, когда три внутренних канала обработки информации двух конфигурируемых процессоров 1-2 выставили на своих выходах различные данные.

В этом случае на выходах 1.2 и 2.2 первого 1 и второго 2 конфигурируемых процессоров, а, следовательно, и на входах 7.1 и 7.2 дешифратора 7 установятся единичные сигнала, при том на выходах 7.3-7.5 дешифратора 7 установятся нулевые сигналы и единичный сигнал на выходе 7.6, что заблокирует первый 9 и второй 10 элементы И, в результате на входы ЛУ1 и ЛУ2 коммутатора поступят нули и запретят прохождение данных через каналы А и В коммутатора 11 на выход данных системы 12. Единичный сигнал на выходе 7.6 дешифратора 7 означает появление сигнала об отказе системы на выходе 13. что свидетельствует об отказе двух конфигурируемых процессоров.

Таким образом, разработанное устройство повышает надежность и контролепригодности системы при жестких ограничениях на массо-габаритные и энергетические характеристики за счет применения вне кристального дублирования и внутри кристального мажоритирования конфигурируемых процессоров.

Отказоустойчивая вычислительная система на конфигурируемых процессорах с внекристальным дублированием и внутрикристальным мажоритированием, отличающаяся тем, что содержит два конфигурируемых процессора, в кристаллах которых синтезированы по три внутренних канала обработки информации и по одному мажоритарному элементу, вне кристалла расположены: один дешифратор, один коммутатор, один элемент ИЛИ, два элемента И, конфигурационное ПЗУ, устройство загрузки конфигурации, два входа загрузки конфигурации, вход данных, один выход данных системы, один выход сигнала об отказе системы, причем вход данных соединен с входами первого - третьего внутренних каналов обработки информации первого - второго конфигурируемых процессоров, выходы первого - третьего внутреннего канала обработки информации первого конфигурируемого процессора соединены с первым - третьим входом мажоритарного элемента первого конфигурируемого процессора, выходы первого - третьего внутреннего канала обработки информации второго конфигурируемого процессора соединены с первым - третьим входом мажоритарного элемента второго конфигурируемого процессора, выход мажоритарного элемента первого конфигурируемого процессора соединен с входом А коммутатора, выход мажоритарного элемента второго конфигурируемого процессора соединен с входом В коммутатора, выход сигнала об отказе первого конфигурируемого процессора соединен с первым входом дешифратора, выход сигнала об отказе второго конфигурируемого процессора соединен с вторым входом дешифратора, первый выход дешифратора соединен с первым входом элемента ИЛИ, второй выход дешифратора соединен с первым входом второго элемента И, третий выход дешифратора соединен со вторым входом элемента ИЛИ, четвертый выход дешифратора соединен с инверсными входами первого и второго элемента И, а также с выходом сигнала об отказе системы, выход элемента ИЛИ соединен с первым входом первого элемента И, выход первого элемента И соединен с первым входом логических условий коммутатора, выход второго элемента И соединен со вторым входом логических условий коммутатора, выход коммутатора соединен с выходом данных системы, выход ПЗУ конфигурации соединен с входом устройства загрузки конфигурации, выход устройства загрузки конфигурации соединен с первым - вторым входами загрузки конфигурации первого - второго конфигурируемого процессора соответственно.