Устройство декодирования двоичных многоразрядных сигналов при их обработке в целом
Устройство декодирования двоичных многоразрядных сигналов при их обработке в целом предназначено для радиотехнических систем передачи дискретных сообщений, работающих с двоичными сигналами. Оно содержит аналого-цифровой преобразователь, оперативное запоминающее устройство, регистр сдвига, мультиплексор, прямое соединение выхода регистра сдвига с входом мультиплексора, аналогичное соединение с логическим отрицанием, накопительный сумматор, пороговое устройство. На вход поступает аналоговый видеосигнал. Выход аналого-цифрового преобразователя, соответствующий знаковому разряду, соединяется со входом регистра сдвига, выходы которого непосредственно и через элементы логического отрицания соединяются со входами мультиплексора, выход которого соединяется со знаковым входом накопительного сумматора, а выходы аналого-цифрового преобразователя, определяющие уровень аналогового видеосигнала параллельным кодом, соединяются со входами оперативного запоминающего устройства, выходы которого соединяются со входами накопительного сумматора, предназначенными для приема двоичных чисел, определяющих уровень сигнала. Выходы накопительного сумматора соединятся с входами порогового устройства.
Устройство декодирования двоичных многоразрядных сигналов при их обработке в целом позволяет улучшить отношение сигнал/шум и повысить помехоустойчивость приема двоичных сигналов, что достигается путем применения аналого-цифрового преобразователя вместо стробирующего устройства и ограничителя, который, как известно, представляет собой нелинейное устройство и в котором имеет место подавление сигнала помехой, оказывающее негативное влияние на помехоустойчивость.
Полезная модель относится к области информационных технологий и предназначена для использования в радиотехнических системах передачи дискретных сообщений, работающих с двоичными сигналами. Известно, что переход к обработке двоичного сигнала в целом сопровождается заметным повышением помехоустойчивости радиотехнических систем, однако во всех радиотехнических системах, работающих с двоичными сигналами, практически повсеместно используется поэлементная обработка сигналов. Нам не известны устройства декодирования двоичных сигналов при их обработке в целом.
Поэтому за прототип принимается устройство для декодирования многоразрядного двоичного сигнала, в котором осуществляется поэлементная обработка двоичного сигнала. Признаком поэлементной обработки является ограничение двоичного сигнала перед декодированием. Устройство, принятое в качестве прототипа, состоит из ограничителя, стробирующего устройства, регистра сдвига, перемножителя импульсных сигналов, постоянного запоминающего устройства, мультиплексора и сумматора, (см. патент РФ 
RU 101603 от 26.10.2010 г.).
К одному из входов стробирующего устройства, с выхода ограничителя поступают прямоугольные импульсы, а к другому входу -короткие стробимпульсы с тактовой частотой
где N - число стробимпульсов на символ, С-скорость передачи информации (бит/секунда). Таким образом, каждый символ двоичного сигнала стробируется N-стробимпульсами, что обеспечивает работу декодирующего устройства без предварительной синхронизации. Единичные отсчеты сигнала обоих знаков с той же тактовой частотой f1 записываются в регистр сдвига. В ячейке постоянного запоминающего устройства заранее записывается код ожидаемой команды. На каждом тактовом интервале, равном 1/f 1, кодовые комбинации, записанные в постоянное запоминающее устройство и регистр сдвига, сравниваются и определяется количество совпадающих символов. С этой целью соответствующие выходы постоянного запоминающего устройства и регистра сдвига соединяются с помощью перемножителей, а их выходы соединяются с входами мультиплексора. На мультиплексор действует тактовые импульсы с частотой
где n - разрядность кода. В результате, с этой частотой двоичная информация переносится последовательным кодом с входа мультиплексора на его выход и поступает на вход сумматора. Таким образом, на каждом тактовом интервале 1/f 1 на выходе сумматора будет возникать двоичное число, равное количеству правильно принятых символов двоичной комбинации. Это число в дальнейшем сравнивается с пороговым уровнем и, в случаях достижения порога или превышения его, принимается решение о правильном приеме всей двоичной комбинации.
Недостаток прототипа, в котором осуществляется поэлементная обработка двоичного сигнала, состоит в том, что возможность получения расчетной помехоустойчивости не используется полностью из-за применения ограничителя, где имеет место подавление сигнала помехой.
Технический результат состоит в существенном повышении помехоустойчивости приема двоичных сигналов. Анализ показывает, что величина выигрыша в отношении сигнал/шум при работе с ЧТ и ОФТ сигналами может достигать 60 процентов.
Технический результат достигается применением аналого-цифрового преобразователя вместо устройства стробирования и ограничителя, который, как известно, представляет собой нелинейное устройство, где имеет место подавление сигнала помехой, оказывающее негативное влияние на помехоустойчивость.
На фиг.1 представлена структурная схема предлагаемого устройства. Она содержит аналого-цифровой преобразователь 1, оперативное запоминающее устройство 2, регистр сдвига 3, мультиплексор 4, прямое соединение выхода регистра сдвига с входом мультиплексора 5, аналогичное соединение с логическим отрицанием 6, накопительный сумматор 7 и пороговое устройство 8. Прямое соединение 5 используется для тех номеров ячеек регистра сдвига, которые соответствуют единичным символам ожидаемой кодовой комбинацию, а соединение с отрицанием 6 - для тех номеров, которые соответствуют нулевым символам.
На вход аналого-цифрового преобразователя с выхода демодулятора двоичного радиосигнала поступает аналоговый видеосигнал вместе с помехой. На выходах аналого-цифрового преобразователя на каждом тактовом интервале формируется двоичное число, в котором младший разряд является знаковым и определяет полярность сигнала, а остальные более высокие разряды определяют уровень аналогового сигнала в дискретные моменты времени.
Двоичный сигнал с выхода аналого-цифрового преобразователя, соответствующего знаковому разряду, поступает на вход регистра сдвига, а многоразрядные двоичные числа, соответствующие уровню аналогового сигнала, с других выходов аналого-цифрового преобразователя передаются на входы оперативного запоминающего устройства и с той же тактовой частотой f1 записываются в его ячейки.
Постоянное запоминающее устройство, как таковое, в схеме отсутствует, его роль выполняют прямые соединения 5 и соединения с отрицанием 6, их расположение соответствует ожидаемой кодовой комбинации. В случае совпадения символов двоичной комбинации на всех входах мультиплексора образуются единичные символы. На каждом тактовом интервале 1/f1 с тактовой частотой f2 информация с входа мультиплексора передается на его выход и далее поступает на знаковый вход накопительного сумматора. Одновременно с тактовой частотой f2 двоичные числа с выхода оперативного запоминающего устройства передаются на соответствующие входы накопительного сумматора. В накопительном сумматоре осуществляется алгебраические сложения двоичных чисел в соответствии со знаком знакового разряда. Если знаковый разряд имеет +1, то двоичное число складывается в сумматоре с накопленным результатом, если имеем -1 - двоичное число вычитается из накопленного результата. Общий результат суммирования сравнивается в дальнейшем с пороговым уровнем для принятия решения о правильном приеме всей двоичной комбинации.
1. Устройство декодирования двоичных многоразрядных сигналов при их обработке в целом, содержащее регистр сдвига, мультиплексор и сумматор, отличающееся тем, что вводится аналого-цифровой преобразователь, на вход которого поступает аналоговый видеосигнал, знаковый разряд которого соединятся с входом регистра сдвига, выходы которого непосредственно и через элементы логического отрицания соединяются с входами мультиплексора, выход которого соединяется со знаковым входом накопительного сумматора, а другие более высокие разряды аналого-цифрового преобразователя соединяются с входами оперативного запоминающего устройства, выходы которого соединяются с входами накопительного сумматора, предназначенными для приема двоичных чисел.
2. Устройство по п.1, отличающееся тем, что положительный результат достигается путем замены стробирующего устройства и ограничителя, в котором имеет место подавление сигнала помехой, аналого-цифровым преобразователем.
