Устройство для вычисления дискретных полиномиальных преобразований

Полезная модель относится к области цифровой обработки сигналов и может быть использовано при обработке видео и аудиосигналов в реальном масштабе времени. Технический результат заключается в расширении функциональных возможностей устройства, структура которого может быть настроена для выполнения различных подклассов ДПП (например, Фурье, Уолша, Хаара, Хартли, косинусного) и для реализации КИХ-фильтров, с использованием заданной системы функций на конечном интервале длины N=2^c. Устройство для вычисления дискретных полиномиальных преобразований (далее - ДПП), содержит систему из n N-разрядных регистров сдвига, Т блоков вычисления системы функций ДПП и Т блоков комбинационных сумматоров для N f-разрядных двоичных чисел, где Т - количество элементов образа заданного подкласса ДПП, представленных (f+log₂N)-разрядными двоичными числами, f=n+r, n - количество двоичных разрядов входа устройства, r - максимальное количество двоичных разрядов постоянных коэффициентов для заданного подкласса ДПП, при этом система из n N-разрядных регистров сдвига включает n N-разрядных регистров сдвига, каждый из Т блоков вычисления системы функций ДПП вида _k(t-1)(x_k), , включает N·f параллельных регистров значений p-го разряда функции _k(t-1)(x_k) разрядности 2ⁿ каждый, , N·f мультиплексоров «2ⁿ в 1» и N параллельных f-разрядных регистров, а каждый из Т блоков комбинационного сумматора для N f-разрядных двоичных чисел, включает в себя (N-1) двухвходовых сумматора, из которых 2^u-2-j имеют разрядность (f+j), , u=1+logN, а также (N-1) параллельных регистра, из которых 2^u-2-j имеют разрядность (f+j+ 1), , u=1+logN. 4 илл.

Заявляемая полезная модель относится к области цифровой обработки сигналов (ЦОС) различного назначения и может быть использован при обработке видео и аудиосигналов в реальном масштабе времени. Для решения задач ЦОС различного назначения применимы определенные подклассы дискретных полиномиальных преобразований (ДПП). Например, дискретных ортогональных (унитарных) преобразований - дискретного преобразования Фурье (ДПФ) и Хартли (ДПХ), как прямого, так и обратного [1, стр.21], а также цифровых фильтров с импульсной характеристикой конечной длительности (КИХ-фильтров) [2, стр.357].

Существенной проблемой при проектировании устройств для выполнения ДПП является выбор такой его структуры, при которой обеспечивается как высокое быстродействие, так и универсальность данного устройства применительно к реализации заданного подкласса ДПП. Одним из способов повышения быстродействия указанного устройства является реализация конвейерной обработки данных с сохранением промежуточных результатов. Для устройств вычислительной техники (ВТ), реализованных указанным способом, максимальное быстродействие определено как сумма максимального времени задержки функционирования одной из ступеней конвейера и максимального времени задержки одного из регистров, сохранявших промежуточные результаты. Универсальность устройства для вычисления ДПП достигается за счет возможности варьирования элементов системы функций _ki(x_k), , на конечном интервале длины вида [1, стр.21]

Согласно [2, стр.357], КИХ-фильтр (нерекурсивный цифровой фильтр) реализуем на основе (1) для системы функций _k(х_k)=a_k·x_k на конечном интервале длины N, N=2^c, где х_k - значение сигнала в k-й момент времени, , c - целые положительные значения. Согласно [3, стр.157], данная система функций (1) в совокупности с определенным коэффициентами a_k, , образует «фильтрующий» полином.

Известна реализация быстрого преобразования Хартли и Фурье при использовании конвейеризации процесса вычисления базовой операции («бабочки») алгоритма быстрого ДПФ и ДПХ [RU⁽¹¹⁾ 2190874⁽¹³⁾ С2 G06F 17/14, 20.07.1999]. Недостатком данной реализации является ограничение по количеству выполняемых дискретных преобразований.

Известна реализация ДПФ на конечном интервале N=2^c при использовании процессоров, для которой обеспечивается максимальное быстродействие за счет оптимизации процесса извлечения коэффициентов ДПФ из памяти [RU ⁽¹¹⁾ 2290687⁽¹³⁾ C1 G06F 17/14 (2006.01), 31.05.2005]. Недостатком данной реализаций является ограничение по количеству выполняемых дискретных преобразований.

Известна реализация универсального цифрового фильтра с программируемой структурой, которая, помимо КИХ-фильтра, позволяет реализовать и авторегрессионный фильтр [RU⁽¹¹⁾ 2399152⁽¹³⁾ С2 Н03Н 17/04, Н03Н 17/06, Н03Н 21/00 (2006.01), 12.03.2008]. Недостатки данной реализации - ограничение по количеству выполняемых дискретных преобразований и низкое быстродействие.

Наиболее близким по технической сущности к заявляемой полезной модели является устройство для формирования остатка по заданному модулю, содержащее Т блоков формирования частичных остатков с сохранением вычисленных результатов, два параллельных регистра, мультиплексор, компаратор и блок вычитания, причем t-й блок формирования частичных остатков, , содержит комбинационный сумматор с (n-p) (p+1)-разрядными входами и (p+q)-разрядным выходом, где n - разрядность чисел, (p+1) - разрядность заданного модуля, q=]log₂(n-p)[[RU ⁽¹¹⁾ 2421781⁽¹³⁾ C1 G06F 7/72, Н03М 7/18 (2006.01), 19.10.2009]. Данное устройство позволяет производить конвейерное вычисление значений остатков от деления по заданному модулю с сохранением промежуточных результатов (частичных остатков), следствием чего является существенное увеличение быстродействие данного устройства при обработке потока чисел. Недостаток данного устройства - ограничение по количеству выполняемых дискретных преобразований.

К причинам, препятствующим достижению технического результата при использовании известного устройства является ограничение по количеству выполняемых ими дискретных преобразований, что существенно ограничивает область его применения.

Технический результат заключается в расширении функциональных возможностей устройства для вычисления ДПП, структура которого может быть настроена для выполнения различных подклассов ДПП (например, Фурье, Уолша, Хаара, Хартли, косинусного), а также для реализации КИХ-фильтров. Настройка производится путем задания системы функций на конечном интервале длины N и заключается в занесении всевозможных значений функций (_ki(x_k) при заданных значениях x _k, , , в параллельные регистры значений разрядов функций каждого из блоков вычисления системы функций ДПП, а также в изменении количества блоков вычисления системы функций ДПП и блоков комбинационных сумматоров для N f-разрядных двоичных чисел. Количество каждого из указанных блоков определено как Т - количество элементов образа заданного подкласса ДПП. В устройстве реализовано параллельное вычисление каждого из Т элементов указанных подклассов ДПП, причем в каждом из блоков вычисления системы функций ДПП и в каждом из комбинаиионных сумматоров для N f-разрядных двоичных чисел производится конвейерное вычисление с сохранением промежуточных результатов.

Технический результат достигается тем, что в устройство для вычисления дискретных полиномиальных преобразований, содержащем t-й комбинационный сумматор для N f-разрядных двоичных чисел с одним выходом на (f-1+log₂ N) разрядов каждый, , введены система из n N-разрядных регистров сдвига с входом на n двоичных разрядов, с синхровходом и с N n-разрядными двоичными выходами, а также Т блоков вычисления системы функций ДПП с N n-разрядными двоичными входами, с Т входами значений разрядов функций ДПП на N·f·2ⁿ двоичных разрядов каждый, с синхровходом, с входом инициализации и с N выходами на f двоичных разрядов каждый, причем вход системы из n N-разрядных регистров сдвига является входом устройства на n двоичных разрядов, каждый из N выходов системы из n N-разрядных регистров сдвига соединен с N n-разрядными двоичными входами каждого из Т блоков вычисления системы функций ДПП, при этом N f-разрядных выходов каждого из Т блоков вычисления системы функций ДПП соединены с N входами соответствующего ему комбинационного сумматора для N f-разрядных двоичных чисел, (f-1+log₂N) - разрядные выходы каждого из комбинационных сумматоров для N f-разрядных двоичных чисел являются выходами устройства для вычисления ДПП, синхровход системы из n N-разрядных регистров сдвига, синхровход каждого из Т блоков вычисления системы функций ДПП и синхровход каждого из Т комбинационных сумматоров для N f-разрядных двоичных чисел является синхровходом устройства для вычисления ДПП, каждый вход значений разрядов функций ДПП t-го блока вычисления системы функций ДПП соединен с t-м входом значений разрядов функций ДПП на N·f·2ⁿ двоичных разрядов устройства для вычисления ДПП, , а вход инициализации каждого из Т блоков вычисления системы функций ДПП является входом инициализации устройства, система из n N-разрядных-регистров сдвига содержит n N-разрядных регистров сдвига с последовательным входом, синхровходом и N двоичными выходами каждый, причем последовательный вход каждого N-разрядного регистра сдвига соединен с соответствующим двоичным разрядом n-разрядного входа устройства для вычисления ДПП, синхровход каждого из n N-разрядных регистров сдвига соединен с синхровходом устройства для вычисления ДПП, а i-е разряды N-разрядных регистров сдвига являются i-м выходом системы из n N-разрядных регистров сдвига на n двоичных разрядов каждый, , t-й блок вычисления системы функций ДПП, , содержит N·f параллельных регистров значений разрядов функций разрядности 2ⁿ каждый с синхровходом, N·f мультиплексоров «2ⁿ в 1», N параллельных f-разрядных регистров с синхровходом, причем синхровход каждого из параллельных регистров значений разрядов функций соединен с входом инициализации устройства для вычисления ДПП, вход данных каждого из N·f параллельных регистров значений разрядов функций соединен с соответствующими входами значений разрядов функций ДПП на N·f·2ⁿ двоичных разрядов устройства для вычисления ДПП, а выходы данных каждого из N·f параллельных регистров значений разрядов функций соединены с входами данных соответствующих им мультиплексоров «2 ⁿ в 1», управляющие входы каждого из f элементов i-й группы мультиплексоров «2ⁿ в 1» соединены с i-м входом n-разрядных двоичных чисел t-го блока вычисления системы функций ДПП, выходы данных i-й группы мультиплексоров «2ⁿ в 1» соединены с входом данных i-го параллельного f-разрядного регистра, синхровход каждого из которых соединен с синхровходом устройства для вычисления ДПП, а выход данных каждого из которых является i-м выходом f-разрядных двоичных чисел t-го блока вычисления системы функций ДПП, , , t-й комбинационный сумматор для N f-разрядных двоичных чисел, , содержит (N-1) двухвходовых сумматора, из которых 2 ^u-2-j имеют разрядность (f+j+1), , u=1+logN, N входов на f двоичных разрядов каждый, причем каждый из N входов на f двоичных разрядов N/2 двухвходовых сумматоров соединен с N входами t-го блока вычисления системы функций ДПП разрядности f, , выходы N/2 двухвходовых сумматоров соединены с входами N/2 (f+1)-разрядных параллельных регистров, выходы которых, в свою очередь, соединены с входами N/4 двухвходовых сумматоров, выходы которых соединены с входами N/4 (f+2)-разрядных параллельных регистров, выходы N/2^d (f+d)-разрядных параллельных регистров соединены с входами N/2^d+1 двухвходовых сумматоров, выходы которых соединены с входами N/2 ^d+1 (f+а+1)-разрядных параллельных регистров, , выходы двух (f-1+log₂N)-разрядных параллельных регистров соединены с входами двухвходового сумматора, выход которого соединен с входом параллельного регистра разрядности (f+log₂ N), выход которого является выходом t-го комбинационного сумматора для N f-разрядных двоичных чисел, , синхровходы каждого из (N-1)-го параллельного регистра соединены с синхрозходом устройства для вычисления ДПП.

Каждый из Т блоков вычисления системы функций ДПП может быть настроем для реализации произвольной системы функций _k(x_k) от заданных значений x _k, , , соответствующей указанному подклассу ДПП (см. выше). При этом для комплексной и для вещественной составляющей каждого элемента образа заданного подкласса ДПП применимы отдельные пары блоков вычисления системы функций ДПП и комбинационных сумматоров для N f-разрядных двоичных чисел. Например, для реализации ДПФ на конечном интервале N требуется Т=2N указанных блоков, для реализации ДПХ - Т=N пар указанных блоков, а для реализации КИХ-фильтра порядка N достаточно одной пары данных блоков, соответственно. Кроме того, внутри каждого из Т комбинационных сумматоров для N f-разрядных двоичных чисел предусмотрена возможность сохранения промежуточных результатов, частичных сумм, в параллельных регистрах с синхровходом.

Схема устройства для вычисления дискретных полиномиальных преобразований представлена на фиг.1, а схемы системы из n N-разрядных регистров сдвига, t-го блока вычисления системы функций ДПП и f-го комбинационного сумматора для N f-разрядных двоичных чисел, приведены на фиг.2, фиг.3 и фиг.4, соответственно.

Устройство для вычисления ДПП, содержит Т комбинационных сумматоров 1_1,,1_T для N f-разрядных двоичных чисел, систему 2 из n N-разрядных регистров сдвига, блоки 3_t вычисления системы функций ДПП, , причем каждая из данных функций представлена f-разрядными двоичными числами, где Т - количество элементов образа заданного подкласса ДПП, представленных (f-1+log₂N) - разрядными двоичными числами, N=2^c - длина интервала последовательности, над которой выполняется ДПП, f=n+r, r - максимальное количество двоичных разрядов постоянных коэффициентов для заданного подкласса ДПП, n - количество двоичных разрядов входа устройства, причем вход системы 2 из n N-разрядных регистров сдвига, представленный n-разрядным двоичных значением x_k, является входом 4 устройства для вычисления ДПП, синхровход системы 2 из n N-разрядных регистров сдвига, а также каждого из блоков 3_t вычисления системы функций ДПП и каждого из комбинационных сумматоров 1 _t для N f-разрядных двоичных чисел, , является синхровходом устройства для вычисления ДПП (на фиг.1 не показаны), вход инициализации каждого из блоков 3 _t вычисления системы функций ДПП, , является входом инициализации устройства для вычисления ДПП (на фиг.1 не показаны), вход значений разрядов функции ДПП соответствующего блока 3_t вычисления системы функций ДПП на N·f·2ⁿ двоичных разрядов является t-м входом значений разрядов функции ДПП устройства для вычисления ДПП, (на фиг.1 не показаны), выход системы 2 из n N-разрядных регистров сдвига, представленный n·N - разрядным двоичным числом, соединен с входами каждого из блоков 3_t вычисления системы функций ДПП, , выход каждого из блоков 3_t вычисления системы функций ДПП, представленный f-разрядным двоичным значением, соединен с входом соответствующего комбинационного сумматора 1_t для N f-разрядных двоичных чисел, , а выход каждого комбинационного сумматора 1_t для N f-разрядных двоичных чисел, определенный как (f-1+log ₂N) - разрядное двоичное число, является выходом 5 _t устройства для вычисления ДПП, .

На фиг.2 представлена система 2 из n N-разрядных регистров сдвига, которая включает n N-разрядных регистров сдвига 6_b, , причем последовательные входы каждого из регистров сдвига 6_b, , соединены с соответствующим двоичным разрядом входа устройства 4 для вычисления ДПП - 4_b, , синхровходы каждого из N-разрядных регистров сдвига 6 _b, , соединены с синхровходом устройства для вычисления ДПП (на фиг.2 не показаны), а выходы 7_b.i, каждого из N-разрядных регистров сдвига 6_b, , образуют i-й выход системы 2 из n N-разрядных регистров сдвига на n двоичных разрядов каждый, .

На фиг.3 представлен один из блоков 3 _t вычисления системы функций ДПП вида _k(t-1)(x_k), , , который включает N·f параллельных регистров 8 _t.(k+1).p, , значений p-го разряда функции _k(t-1)(x_k) разрядности 2ⁿ каждый, N·f мультиплексоров 9_t.(k+1).p «2 ⁿ в 1» и N параллельных f-разрядных регистров 10 _t.(k+1), причем синхровход каждого из параллельных регистров 8_t.(k+1).p значений разрядов функций, , , соединен с входом инициализации 11 устройства для вычисления ДПП, каждый вход данных параллельного регистра 8_t.(k+1).p значений разрядов функций ДПП _k(t-1)(x_k), , соединен с соответствующим входом 12_t.(k+1).p значений p-го разряда указанных функции на N·f·2 ⁿ двоичных разрядов, , , выход каждого из параллельных регистров 8_t.(k+1).p , соединен с соответствующими входами данных мультиплексора 9 _t.(k+1).p, «2ⁿ в 1», тогда как управляющие входы каждого мультиплексора «2ⁿ в 1» из группы 9_t.(k+1).19_t.(k+1).f, , соединены с n-разрядным входом 13_t.(k+1) значений x_k, разряды каждого из которых соединены с двоичными выходами 7_1.(k+1)7_n.(k+1) системы 2 из n N-разрядных регистров сдвига (см. фиг.2), выходы мультиплексоров 9_t.(k+1).19_t.(k+1).f «2ⁿ в 1» соединены с входами параллельных f-разрядных регистров 10_t.(k+1) , , синхровход каждого из которых соединен с синхровходом устройства для вычисления ДПП (на фиг.3 не указаны), а выходы параллельных f-разрядных регистров 10_t.(k+1), являются f-разрядными выходами 14_t.(k+1) блока 3_t вычисления системы функций ДПП, , , соответственно.

На фиг.4 изображен комбинационный сумматор 1_t для N f-разрядных двоичных чисел, , который включает в себя (N-1) двух-входовых сумматора 15_t.115_t.(N-1), из которых 2^u-2-j имеют разрядность (f+j), , u=1+logN, а также (N-1) параллельных регистра 16 _t.116_t.(N-1), с синхровходом, , из которых 2^u-2-j имеют разрядность (f+j+1), , u=1+logN, N входов на f двоичных разрядов каждый, причем каждый из N входов на f двоичных разрядов N/2 двухвходовых сумматоров 15_t.115_t.(N/2) соединен с N входами блока 3_t. вычисления системы функций ДПП разрядности f, , выходы N/2 двухвходовых сумматоров 15_t.115_t.(N/2) соединены с входами N/2 (f+1)-разрядных параллельных регистров 16_t.116_t.(N/2), выходы которых, в свою очередь, соединены с входами N/4 двухвходозых сумматоров , D₁=N/2, выходы которых соединены с входами N/4 (f+2)-разрядных параллельных регистров , выходы N/2^d (f+d)-разрядных параллельных регистров , N/2ⁱ, соединены с входами N/2^d÷1 двухвходовых сумматоров , выходы которых соединены с входами N/2^d+1 (f+d+1) -разрядных параллельных регистров , , выходы двух (f-1+log₂N)-разрядных параллельных регистров 16_t.(N-3)16_t.(N-2) соединены с входами двухвходового сумматора 15_t.(N-1), выход которого соединен с входом параллельного регистра 16_t.(N-1) разрядности (f-1+log ₂N), выход которого является выходом 5_t t-то комбинационного сумматора для N f-разрядных двоичных чисел, , синхровходы каждого из (N-1)-го параллельного регистра 16_t.116_t.(N-1) соединены с синхровходом устройства для вычисления ДПП (на фиг.4 не указаны).

Рассмотрим устройство для вычисления дискретных полиномиальных преобразований в работе.

В предлагаемом устройстве на этапе инициализации в параллельные регистры 8_t.(k+1).p значений разрядов функции разрядности 2ⁿ по сигналу 11 инициализации параллельно заносятся соответствующие значения р-х двоичных разрядов значения функций _k(t-1)(x_k) системы (1), , , . При этом значение в d-м разряде каждого из регистров 8_t.(k+1).p, соответствует p-му разряду значения функции, _k(t-1)(d), . Через период времени от момента прихода сигнала инициализации 11 устройства для вычисления ДПП до момента занесения информации в регистры 8_t.(k+1).p, , , , устройство для вычисления ДПП готово к работе.

На этапе функционирования на каждом такте работы устройства для вычисления ДПП на вход 4 по синхросигналам, генерируемым через период времени Т_УТПП, поступают n-разрядные двоичные числа x_k, .

На основании последовательности указанных чисел конечной длины N производится определенный подкласс дискретных полиномиальных преобразований. Генератор синхросигналов и синхровходы регистров 6₁,6_N, 8_t.(k+1).p, , , , 10_t.1,10_t.N, 16_t.116_t.(N-1) на фиг.2, фиг.3 и фиг.4 не указаны. По синхросигналу b-й разряд каждого из значений x_k , , , сохраняется поразрядно в N-разрядном регистре сдвига 6_b, , (см. фиг.2). В результате, через период времени N·Т _УТПП, когда в регистрах сдвига 6₁6_N будет находиться последовательность {x _k}, длины N, элементы указанной последовательности параллельно поступают на входы 13_t.(k+1) на блоков 3_t , вычисления системы функций ДПП, _ki(x_k), , , (см. фиг.3). В случае, если на вход 13_t.(k+1) блока 3_t, вычисления системы функций ДПП, , являющийся также управляющим входом мультиплексора 9 _t.(k+1).p «2ⁿ в 1», поступает значение d, представленное n-разрядным двоичным числом, то на выход мультиплексора 9_t.(k+1).p «2ⁿ в 1» поступает p-й разряд значения функции _k(t-1)(d), который был сохранен в d-м разряде параллельного регистра 8_t.(k+1).p значений разрядов функции на этапе инициализации, , , , .

Во время поступления следующего, (N·Т _УТПП+1)-го, синхросигнала значения с выходов каждого из мультиплексоров 9_t.(k+1).p «2ⁿ в 1» сохраняются в параллельных f-разрядных регистрах 10_t.(k+1) , , , которые затем поступают на выходы 14_t.(k+1) каждого из блоков 3, вычисления системы функций ДПП, (см. фиг.3). Значения на выходах 14_t.(k+1) являются также входами комбинационных сумматоров 1_t для N f-разрядных двоичных чисел, , и поступают на сумматоры 15_t.1,,15_t.(N/2) (см. фиг.4).

Во время поступления синхросигнала под номером (N·Т_УТПП +2) значения частичных сумм, снимаемых с выходов сумматоров 15 _t.1,,15_t.(N/2), сохраняются в параллельных регистрах 16_t.1,,16_t.(N/2) разрядности (f+1), соответственно, (см. фиг.4)

Во время поступления синхросигнала под номером (N·Т_УТПП +logN) значение, снимаемое с выхода сумматора 15_t.(N-1), сохраняется в параллельном регистре 16_t.(N-1) разрядности (f-1+log₂ N) и поступает на выход 5_t, который является одним из t выходов устройства для вычисления ДПП, .

В результате, за (N·Т_УТПП +logN) тактов работы устройства для вычисления ДПП возможно вычисление значений Т элементов образов тля заданного подкласса дискретных полиномиальных преобразований. При этом минимальный интервал времени между поступлениями синхросигналов рассчитывается согласно формуле вида

,

где и T_R - оценки максимального времени задержки мультиплексоров 9_t.(k+1).p «2ⁿ в 1», двухвходового сумматора 15_t.(k+1) для (f-1+logN) - разрядных двоичных чисел , , , а также максимального времени задержки функционирования регистров: N-разрядных регистров сдвига 6₁,,6_N параллельных регистров 8_t.(k+1).p , значений разрядов функций, параллельных f-разрядных регистров 10_t.(k+1), и параллельных регистров 16_t.(k+1) , , , , соответственно. Величина Т_УТПП позволяет определить верхнюю оценку частоты работы устройства для вычисления ДПП -.

При этом значения n-разрядных двоичных элементов обрабатываемых последовательностей, а также значения элементов образов заданного подкласса дискретных полиномиальных преобразований, поступают на n-разрядный вход 4 и снимаются с (f-1+log₂N)-разрядных выходов 5₁,,5_T устройства для вычисления ДПП, соответственно, по синхросигналам, поступающим через период времени не менее, чем Т_УТПП.

Таким образом, предлагаемое устройство для вычисления ДПП по сравнению с прототипом позволяет производить вычисление широкого класса дискретных полиномиальных преобразований, задаваемых системой полиномиальных функций вида (1), при использовании конвейерной обработки данных с сохранением промежуточных результатов, что позволяет обеспечивать высокое быстродействие предлагаемого устройства.

Источники информации

1. Крот A.M. Дискретные модели динамических систем на основе полиномиальной алгебры. Минск: Навука i тэхника, 1990. 311 с.

2. Калабеков Б.А. Микропроцессоры и их применение в системах передачи и обработки сигналов: учебн. пособие для вузов. М.: Радио и связь, 1988. 312 с.

3. Блейхуд Р. Теория и практика кодов, контролирующих ошибки. Пер. с англ. под ред. Зигангирова К.Ш. М.: Мир, 1986. 576 с.

4. RU⁽¹¹⁾ 2190874⁽¹³⁾ С2 G06F 17/14, 20.07.1999.

5. RU⁽¹¹⁾ 2290687 ⁽¹³⁾ C1 G06F 17/14 (2006.01), 31.05.2005.

6. Ru⁽¹¹⁾ 2399152⁽¹³⁾ С2 Н03Н 17/04, Н03Н 17/06, Н03Н 21/00 (2006.01), 12.03.2008.

7. RU ⁽¹¹⁾ 2421781⁽¹³⁾ C1 G06F 7/72, Н03М 7/18 (2006.01), 19.10.2009.

Устройство для вычисления дискретных полиномиальных преобразований, содержащее Т комбинационных сумматоров для N f-разрядных двоичных чисел с одним выходом на (f+log₂N) разрядов каждый, где Т - количество элементов образа заданного подкласса дискретных полиномиальных преобразований (далее - ДПП), представленных (f+log ₂N)-разрядными двоичными числами, N=2^c - длина интервала последовательности, над которой выполняется ДПП, с - целое положительное число. f=n+r, r - максимальное количество двоичных разрядов постоянных коэффициентов для заданного подкласса ДПП, n - количество двоичных разрядов входа устройства, отличающееся тем, что в него введены: система из n N-разрядных регистров сдвига с входом на n двоичных разрядов, с синхровходом и с N n-разрядными двоичными выходами, а также T блоков вычисления системы функций ДПП с N n-разрядными двоичными входами, с Т-входами значений разрядов функций ДПП на N·f·2ⁿдвоичных разрядов каждый, с синхровходом, с входом инициализации и с N выходами на f двоичных разрядов каждый, причем вход системы из n N-разрядных регистров сдвига является входом устройства на n двоичных разрядов, каждый из N выходов системы из n N-разрядных регистров сдвига соединен с N n-разрядными двоичными входами каждого из Т блоков вычисления системы функций ДПП, при этом N f-разрядных выходов каждого из Т блоков вычисления системы функций ДПП соединены с N входами соответствующего ему комбинационного сумматора для N f-разрядных двоичных чисел, (f+log₂ N)-разрядные выходы каждого из комбинационных сумматоров для N f-разрядных двоичных чисел являются выходами устройства для вычисления ДПП, синхровход системы из n N-разрядных регистров сдвига, синхровход каждого из T блоков вычисления системы функций ДПП и синхровход каждого из T комбинационных сумматоров для N f-разрядных двоичных чисел является синхровходом устройства для вычисления ДПП, каждый вход значений разрядов функций ДПП t -гоблока вычисления системы функций ДПП соединен с t-мвходом значений разрядов функций ДПП на N·f·2 ⁿ двоичных разрядов устройства для вычисления ДПП, , а вход инициализации каждого из Тблоков вычисления системы функций ДПП является входом инициализации устройства, система из n N-разрядных регистров сдвига содержит n N-разрядных регистров сдвига с последовательным входом, синхровходом и Nдвоичными выходами каждый, причем последовательный вход каждого N-разрядного регистра сдвига соединен с соответствующим двоичным разрядом n-разрядного входа устройства для вычисления ДПП, синхровход каждого из n N-разрядных регистров сдвига соединен с синхровходом устройства для вычисления ДПП, а i-е разряды N-разрядных регистров сдвига являются i-м выходом системы из n N-разрядных регистров сдвига на n двоичных разрядов каждый, , t-йблок вычисления системы функций ДПП, ,содержит N·fпараллельных регистров значений разрядов функций разрядности 2ⁿ каждый с синхровходом, N·fмультиплексоров «2ⁿ в 1», Nпараллельных f-разрядных регистров с синхровходом, причем синхровход каждого из параллельных регистров значений разрядов функций соединен с входом инициализации устройства для вычисления ДПП, вход данных каждого из N·fпараллельных регистров значений разрядов функций соединен с соответствующими входами значений разрядов функций ДПП на N·f·2 ⁿдвоичных разрядов устройства для вычисления ДПП, а выходы данных каждого из N·fпараллельных регистров значений разрядов функций соединены с входами данных соответствующих им мультиплексоров «2ⁿ в 1», управляющие входы каждого из f элементов i-й группы мультиплексоров «2 ⁿв 1» соединены с i-мвходом n-разрядных двоичных чисел t-го блока вычисления системы функций ДПП, выходы данных i-йгруппы мультиплексоров «2ⁿ в 1» соединены с входом данных i-го параллельного f-разрядного регистра, синхровход каждого из которых соединен с синхровходом устройства для вычисления ДПП, а выход данных каждого из которых является i-м выходом f-разрядных двоичных чисел t-го блока вычисления системы функций ДПП, , , t-й комбинационный сумматор для N f-разрядных двоичных чисел содержит (N-1) двухвходовых сумматора, из которых 2 ^u-2-jимеют разрядность (f+j),, u=1+logN, а также (N-1) параллельных регистра с синхровходом, из которых 2^u-2-jимеют разрядность (f+j+ 1), , u=1+logN, N входов на f двоичных разрядов каждый, причем каждый из N входов на f двоичных разрядов N/2двухвходовых сумматоров соединен с Nвыходами t-го блока вычисления системы функций ДПП разрядности f, , выходы N/2двухвходовых сумматоров соединены с входами N/2(f+1)-разрядных параллельных регистров, выходы которых, в свою очередь, соединены с входами N/4 двухвходовых сумматоров, выходы которых соединены с входами N/4 (f+2)-разрядных параллельных регистров, выходы N/2^d (f+d)-разрядных параллельных регистров соединены с входами N/2^d+1 двухвходовых сумматоров, выходы которых соединены с входами N/2 ^d+1 (f+d+1)-разрядных параллельных регистров, , выходы двух (f-1+log₂N)-разрядных параллельных регистров соединены с входами двухвходового сумматора, выход которого соединен с входом параллельного регистра разрядности (f+log₂N), выход которого является выходом t-го комбинационного сумматора для N f-разрядных двоичных чисел, , синхровходы каждого из (N-1)-го параллельного регистра соединены с синхровходом устройства для вычисления ДПП.