Двупортовая ячейка в составе интегральной схемы озу

Полезная модель относится к области вычислительной техники и может быть использована в блоках статических ОЗУ. Техническим результатом от использования полезной модели является снижение нагрузки на триггер при чтении через оба порта с сохранением одинакового уровня статической помехоустойчивости как при чтении через один порт, так и через оба. Это достигается тем, что в двупортовой ячейке памяти в составе интегральной схемы ОЗУ с повышенной стойкостью к воздействию тяжелых заряженных частиц и состоящей из радиационно-стойкого триггера, хранящего две копии данных - Х и Y, и двух портов, каждый из которых содержит две пары проходных ключей, для снижения нагрузки на триггер во время операций чтения через оба порта каждый порт разделен на два полупорта, имеющих независимые линии выборки, при этом один полупорт соединен только с частью триггера, хранящую копию X, а второй полупорт только с частью, хранящую копию Y. 3 ил.

Полезная модель относится к области вычислительной техники и может быть использована в блоках статических ОЗУ.

Известна двухпортовая ячейка памяти в составе интегральной схемы ОЗУ, имеющая повышенную стойкостью к воздействию тяжелых заряженных частиц и состоящая из радиационно-стойкого триггера, хранящего две копии данных - Х и Y, и двух портов, каждый из которых содержит две пары проходных ключей (см. V.Ya.Stenin, I.G.Cherkasov. Features of Design of Submicron CMOS of Static RAMs with an Increased Failure Resistance to the Effect of High-Energy Particles // Russian Microelectronics, 2010, Vol.39, No.2, pp.91-101⁾)

Описываемая двухпортовая ячейка памяти имеет две пары дифференциальных битовых линий (DA/DA_, DB/DB_) и две линии выборки (EN_A, EN_B). Ячейка состоит из двух портов (А и В) и радиационно-стойкого триггера, хранящего бит данных в двух копиях - Х и Y. Доступ к каждой копии осуществляется через дифференциальную пару - прямой и инверсный выводы. Триггер имеет четыре вывода - две дифференциальные пары для доступа к каждой копии бита данных. Порт А состоит из двух пар проходных ключей. Посредством одной из пар к битовым линиям DA/DA_ подключены дифференциальные выводы триггера, обеспечивающие доступ к копии X, посредством другой пары к битовым линиям DA/DA_ подключены дифференциальные выводы триггера, обеспечивающие доступ к копии Y. Затворы всех проходных ключей порта А соединены с линией выборки EN_A, что обеспечивает одновременный доступ к обеим копиям как при чтении, так и при записи. Порт В состоит из двух пар проходных ключей. Посредством одной из пар к битовым линиям DB/DB_ подключены дифференциальные выводы триггера, обеспечивающие доступ к копии X, посредством другой пары к битовым линиям DB/DBA_ подключены дифференциальные выводы триггера, обеспечивающие доступ к копии Y. Затворы всех проходных ключей порта А соединены с линией выборки EN_BA, что обеспечивает одновременный доступ к обеим копиям как при чтении, так и при записи.

Такую ячейку можно прочитать через любой из портов либо через оба одновременно. Запись возможна через любой порт, одновременная запись через два порта запрещена. При чтении через оба порта нагрузка на триггер вдвое выше, чем при чтении через один порт, поэтому статическая помехоустойчивость такой ячейки зависит от того, читается ли данная ячейка через один порт или через два. Для обеспечения необходимого уровня статической помехоустойчивости при чтении транзисторы триггера необходимо делать больше, что увеличивает площадь топологии и повышает вероятность сбоев при записи.

Вышеописанная двупортовая ячейка памяти с повышенной стойкостью к воздействию тяжелых заряженных частиц является наиболее близкой по технической сути и достигаемому результату к полезной моделе.

Недостатком этой ячейки является зависимость статической помехоустойчивости от того, читается ли данная ячейка через один порт или через два.

Техническим результатом от использования полезной модели является снижение нагрузки на триггер при чтении через оба порта с сохранением одинакового уровня статической помехоустойчивости как при чтении через один порт, так и через оба.

Указанный технический результат достигается тем, что в двупортовой ячейке памяти в составе интегральной схемы ОЗУ с повышенной стойкостью к воздействию тяжелых заряженных частиц и состоящей из радиационно-стойкого триггера, хранящего две копии данных - Х и Y, и двух портов, каждый из которых содержит две пары проходных ключей, для снижения нагрузки на триггер во время операций чтения через оба порта каждый порт разделен на два полупорта, имеющих независимые линии выборки, при этом один полупорт соединен только с частью триггера, хранящую копию X, а второй полупорт только с частью, хранящую копию Y.

Полезная модель поясняется чертежами, где на фиг.1 изображена схема электрическая принципиальная предлагаемой ячейки памяти, на фиг.2 изображен процесс записи через один порт, на фиг.3 изображен процесс чтения через оба порта.

Двупортовая ячейка памяти в составе интегральной схемы ОЗУ, имеет две пары битовых линий (DA/DA_, DB/DB_) и четыре линии выборки (EN_A1, EN_A2, EN_B1, EN_B1). Ячейка состоит из двух портов (А и В) и радиационно-стойкого триггера, хранящего две копии бита данных (X и Y) и имеющего две пары дифференциальных выводов для доступа к каждой копии данных. Каждый порт состоит из двух пар проходных ключей. Затворы каждой пары проходных ключей соединены со своей линией выборки, что позволяет управлять ими независимо. Таким образом, каждый порт разделен на два полупорта, при этом один полупорт соединен только с частью триггера, хранящую копию X, а второй полупорт только с частью, хранящую копию Y.

Указанная совокупность признаков позволяет снизить в два раза нагрузку на триггер при чтении через оба порта.

Ячейка содержит два порта (1 и 2) и радиационно-стойкий триггер 3, имеющий 4 вывода (4-0, 4-1, 4-2, 4-3). Имеются 4 линии выборки (5-0, 5-1, 5-2, 5-3) и 4 битовые линии (6-0, 6-1, 6-2, 6-3). Каждый порт содержит по две пары проходных ключей. В состав порта 1 (порт А) входят пары 1-0 и 1-1, в состав порта 2 - пары 2-0 и 2-1.

Пара 1-0 содержит проходные ключи 1-0-0 и 1-0-1. Затворы проходных ключей 1-0-0 и 1-0-1 соединены с линией выборки 5-0 (EN_A0). Один из выводов проходного ключа 1-0-0 соединен с выводом триггера 4-0, другой с битовой линией 6-0 (DA). Один из выводов проходного ключа 1-0-1 соединен с выводом триггера 4-1, другой с битовой линией 6-2 (DA_). Пара 1-1 содержит проходные ключи 1-1-0 и 1-1-1. Затворы проходных ключей 1-1-0 и 1-1-1 соединены с линией выборки 5-1 (EN_A1). Один из выводов проходного ключа 1-1-0 соединен с выводом триггера 4-2, другой с битовой линией 6-0 (DA). Один из выводов проходного ключа 1-1-1 соединен с выводом триггера 4-3, другой с битовой линией 6-2 (DA_).

Пара 2-0 содержит проходные ключи 2-0-0 и 2-0-1. Затворы проходных ключей 2-0-0 и 2-0-1 соединены с линией выборки 5-2 (EN_B0). Один из выводов проходного ключа 2-0-0 соединен с выводом триггера 4-0, другой с битовой линией 6-1 (DB). Один из выводов проходного ключа 2-0-1 соединен с выводом триггера 4-1, другой с битовой линией 6-3 (DB_). Пара 2-1 содержит проходные ключи 2-1-0 и 2-1-1. Затворы проходных ключей 2-1-0 и 2-1-1 соединены с линией выборки 5-3 (EN_B1). Один из выводов проходного ключа 2-1-0 соединен с выводом триггера 4-2, другой с битовой линией 6-1 (DB). Один из выводов проходного ключа 2-1-1 соединен с выводом триггера 4-3, другой с битовой линией 6-3 (DB_).

Ячейка памяти может работать в одном из трех режимов: хранение, запись и чтение.

В режиме хранения на всех линиях выборки 5 (5-0, 5-1, 5-2, 5-3) устанавливают неактивный уровень, что поддерживает все проходные ключи (1-0-0, 1-0-1, 1-1-0, 1-1-1, 2-0-0, 2-0-1, 2-1-0, 2-1-1) в закрытом состоянии.

При записи через порт 1 на линиях выборки 5-0 и 5-1 устанавливают активный уровень, а на битовые линии 6-0 и 6-2 подают записываемый сигнал в дифференциальной форме (фиг.2). Проходные ключи 1-0-0, 1-0-1, 1-1-0, 1-1-1 открываются, пропуская записываемый сигнал на выводы триггера 4-0, 4-1, 4-2, 4-3.

При записи через порт 2 на линиях выборки 5-2 и 5-3 устанавливают активный уровень, а на битовые линии 6-1 и 6-3 подают записываемый сигнал в дифференциальной форме. Проходные ключи 2-0-0, 2-0-1, 2-1-0, 2-1-1 открываются, пропуская записываемый сигнал на выводы триггера 4-0, 4-1, 4-2, 4-3.

При чтении через порт 1 на линии выборки 5-0 устанавливают активный уровень. Проходные ключи 1-0-0, 1-0-1 открываются, пропуская считываемый сигнал с выводов триггера 4-0, 4-1 на битовые линии 6-0, 6-2.

При чтении через порт 2 на линии выборки 5-3 устанавливают активный уровень. Проходные ключи 2-1-0, 2-1-1 открываются, пропуская считываемый сигнал с выводов триггера 4-2, 4-3 на битовые линии 6-1, 6-3.

При чтении через оба порта активный уровень устанавливается на линиях выборки 5-0 и 5-3. Проходные ключи 1-0-0, 1-0-1 открываются, пропуская считываемый сигнал с выводов триггера 4-0, 4-1 на битовые линии 6-0, 6-2. Проходные ключи 2-1-0, 2-1-1 открываются, пропуская считываемый сигнал с выводов триггера 4-2, 4-3 на битовые линии 6-1, 6-3.

На основе схемы, изображенной на фиг.1, была разработана топология с размерами транзисторов триггера, близких к минимально возможным на используемой технологии. Моделирование показало, что запас помехоустойчивости при чтении через один и через оба порта одинаков, и достаточен для устойчивой работы схемы.

С целью подтверждения осуществимости заявленной ячейки памяти и положительного эффекта, достигаемого от ее использования, был изготовлен и испытан лабораторный образец, содержащий блок статического двухпортового ОЗУ.

Проведенные испытания показали осуществимость предлагаемой полезной модели и подтвердили ее практическую значимость.

Двупортовая ячейка памяти в составе интегральной схемы ОЗУ, имеющая повышенную стойкостью к воздействию тяжелых заряженных частиц и состоящая из радиационно-стойкого триггера, хранящего две копии данных - X и Y, и двух портов, каждый из которых содержит две пары проходных ключей, отличающаяся тем, что для снижения нагрузки на триггер во время операций чтения через оба порта каждый порт разделен на два полупорта, имеющих независимые линии выборки, при этом один полупорт соединен только с частью триггера, хранящей копию X, а второй полупорт только с частью, хранящей копию Y.