Устройство преобразования цифрового сигнала, содержащее последовательно соединенные сдвигающий регистр, первый логический элемент И, Т-триггер, третий логический элемент И, второй D-триггер, первый логический элемент ИЛИ, второй вход которого соединен с выходом второго логического элемента И, первый вход которого соединен с вторым входом первого логического элемента И, а второй вход соединен с инверсным выходом первого D-триггера, D-вход которого соединен с вторым выходом сдвигающего регистра и вторым входом третьего логического элемента И, а С-вход первого D-триггера соединен с третьим входом сдвигающего регистра и с С-входом второго D-триггера, первый, второй и третий входы сдвигающего регистра соединены с первым, вторым и третьим входами устройства соответственно, второй вход сдвигаюещего регистра соединен с вторым входом первого логического элемента И, отличающееся тем, что в устройство дополнительно введены двоичный счетчик, С-вход которого соединен с вторым входом устройства, дешифратор, d-входов которого соединены с d-выходами двоичного счетчика, первый, второй, n-ый управляющие логические элементы И, первые входы которого соединены с к-ым, (к + 1)-ым и m-ым выходами дешифратора соответственно, а вторые входы первого, второго и n-го управляющих логических элементов И соединены с пятым, шестым и Р-ым входами устройства, выходы первого, второго и n-го управляющих логических элементов И соединены с первым, вторым и n-ым входами второго логического элемента ИЛИ соответственно, выход которого соединен с первым входом пятого логического элемента И, второй вход которого соединен с первым выходом дешифратора, четвертый логический элемент И, первый вход которого соединен с четвертым входом устройства, а второй вход соединен с R-входом двоичного счетчика и с выходом третьего D-триггера, D-вход которого соединен с выходом пятого логического элемента И, а С-вход третьего D-триггера соединен с третьим входом устройства, шестой и седьмой логические элементы И, первые входы которых соединены с прямым и инверсным выходами первого логического элемента ИЛИ соответственно, а вторые входы шестого и седьмого логических элементов И соединены с инверсным и прямым выходами четвертого логического элемента И соответственно, выходы шестого и седьмого логических элементов И соединены с первым и вторым входами третьего логического элемента ИЛИ соответственно, выход которого соединен с выходом устройства.
