Частотно-фазовый дискриминатор

Предложен частотно-фазовый дискриминатор содержащий первый и второй счетчики импульсов, тактовый вход первого счетчика импульсов является вторым входом частотно-фазового дискриминатора, а вход сброса первого счетчика импульсов является третьим входом частотно-фазового дискриминатора. Выходы первого счетчика импульсов подключены к информационным входам второго счетчика импульсов, тактовый вход которого является четвертым входом частотно-фазового дискриминатора, а выход - шестым выходом дискриминатора. Дополнительно в дискриминатор блок частотно-фазового сравнения, первый вход которого является первым входом частотно-фазового дискриминатора, а второй вход подключен ко второму входу частотно-фазового дискриминатора. Первый, второй, третий выходы блока частотно-фазового сравнения являются соответственно первым, вторым и третьим выходами частотно-фазового дискриминатора, четвертый и пятый выходы блока частотно-фазового сравнения является соответственно четвертым и пятым выходами частотно-фазового дискриминатора и подключены соответственно к входам суммирования и вычитания импульсов второго счетчика импульсов. Полезная модель относится к области автоматики и вычислительной техники и может быть использована в системах фазовой синхронизации и системах прецизионного синхронно-синфазного электропривода. Достигаемый технический результат - упрощение устройства. Для этого в известное устройство введен блок частотно-фазового сравнения. Это позволяет упростить схемную реализацию частотно-фазового дискриминатора 2 ил.

Полезная модель относится к области автоматики и вычислительной техники и может быть использована в качестве логического элемента сравнения частоты следования импульсов задающего генератора, определяющего частоту вращения двигателя в дискретных астатических электроприводах, и частоты следования импульсов датчика обратной связи, расположенного на валу двигателя, а также в других системах фазовой синхронизации.

Известен частотно-фазовый дискриминатор (а.с. СССР 1589373 от 30.08.1990 г.), содержащий блок фазового сравнения, первый и второй блокирующие триггеры, дешифратор и блок логической блокировки, причем первый и второй входы блока фазового сравнения являются соответственно первым и вторым входами частотно-фазового дискриминатора, а первый и второй выходы блока фазового сравнения являются соответственно первым и вторым входами дешифратора, первый и второй выходы которого соединены с информационными входами соответственно первого и второго блокирующих триггеров, тактовые входы которых соединены со вторым входом блока фазового сравнения, при этом выходы первого и второго блокирующих триггеров соединены соответственно с третьим и четвертым входами дешифратора, а также соответственно с первым и третьим входами блока логической блокировки, второй и четвертый входы которого соединены соответственно с первым и вторым выходами блока фазового сравнения, при этом выход блока логической блокировки является выходом частотно-фазового дискриминатора.

Недостатком такого устройства можно считать узкие функциональные возможности, не позволяющие комплексно его использовать в системах фазовой автоподстройки частоты, в частности, в синхронно-синфазном электроприводе как для определения фазового рассогласования импульсов сравниваемых частот, так и получения фазовой ошибки в расширенном диапазоне измерений.

Наиболее близким техническим решением к заявляемому устройству является частотно-фазовый дискриминатор (РФ 2428785 от 10.09.2011 г.), содержащий блок фазового сравнения, первый и второй входы которого являются соответственно первым и вторым входами частотно-фазового дискриминатора, а первый и второй выходы подключены соответственно ко второму и четвертому входам блока логической блокировки, выход которого является первым выходом частотно-фазового дискриминатора, а также первый и второй блокирующие триггеры, выходы которых соединены соответственно с первым и третьим входами блока логической блокировки, при этом информационные входы первого и второго блокирующих триггеров подсоединены соответственно к первому и второму выходам логического устройства, а тактовые входы - ко второму входу блока фазового сравнения, первый и второй входы логического устройства соединены соответственно с первым и вторым выходами блока фазового сравнения, а третий и четвертый входы - с выходами соответственно первого и второго блокирующих триггеров, тактовый вход первого счетчика импульсов подключен ко второму входу блока фазового сравнения, а вход сброса является третьим входом частотно-фазового дискриминатора, выходы первого счетчика импульсов подключены к информационным входам второго счетчика импульсов, тактовый вход которого является четвертым входом частотно-фазового дискриминатора, а выход - вторым выходом дискриминатора, кроме того первый и второй входы дешифратора подключены соответственно к первому и второму выходам блока фазового сравнения, первый выход дешифратора подключен к информационному входу третьего триггера, тактовый вход которого соединен со вторым входом блока фазового сравнения, выход третьего триггера подключен к первому входу первого цифрового ключа, второй вход которого соединен со вторым входом блока фазового сравнения, выход первого цифрового ключа подключен к входу суммирования импульсов второго счетчика импульсов, вход вычитания импульсов которого подключен к выходу второго цифрового ключа, первый вход которого подключен к третьему выходу дешифратора, а второй вход - к первому входу блока фазового сравнения.

Недостатком такого устройства являются сложная схемная реализация.

Техническим результатом полезной модели является упрощение частотно-фазового дискриминатора.

Указанный технический результат достигается тем, что в известный частотно-фазовый дискриминатор, содержащий первый и второй счетчики импульсов, тактовый вход первого счетчика импульсов является вторым входом частотно-фазового дискриминатора, вход сброса первого счетчика импульсов является третьим входом частотно-фазового дискриминатора, выходы первого счетчика импульсов подключены к информационным входам второго счетчика импульсов, тактовый вход которого является четвертым входом частотно-фазового дискриминатора, а выход - шестым выходом дискриминатора, согласно заявляемому техническому решения, введен блок частотно-фазового сравнения, первый вход которого является первым входом частотно-фазового дискриминатора, а второй вход подключен ко второму входу частотно-фазового дискриминатора, первый, второй, третий выходы блока частотно-фазового сравнения являются соответственно первым, вторым и третьим выходами частотно-фазового дискриминатора, четвертый и пятый выходы блока частотно-фазового сравнения являются соответственно четвертым и пятым выходами частотно-фазового дискриминатора и подключены соответственно к входам суммирования и вычитания импульсов второго счетчика импульсов.

Сущность технического решения поясняется чертежами, где на фиг. 1 приведена функциональная электрическая схема предлагаемого устройства; на фиг. 2 приведена функциональная электрическая схема блока частотно-фазового сравнения.

Частотно-фазовый дискриминатор содержит блок частотно-фазового сравнения 1, первый 2 и второй 3 счетчики импульсов.

Первый вход блока частотно-фазового сравнения 1 является первым входом частотно-фазового дискриминатора, второй вход блока частотно-фазового сравнения 1 является вторым входом частотно-фазового дискриминатора и соединен с тактовым входом первого счетчика импульсов 2, первый, второй и третий выходы блока частотно-фазового сравнения 1 являются соответственно первым, вторым и третьим выходами частотно-фазового дискриминатора, четвертый и пятый выходы блока частотно-фазового сравнения 1 являются соответственно четвертым и пятым выходами частотно-фазового дискриминатора и подключены соответственно к входам суммирования и вычитания импульсов второго счетчика импульсов 3, вход сброса первого счетчика импульсов 2 является третьим входом частотно-фазового дискриминатора, а его выходы подключены к информационным входам второго счетчика импульсов 3, тактовый вход которого является четвертым входом частотно-фазового дискриминатора, а выход является шестым выходом частотно-фазового дискриминатора.

Частотно-фазовый дискриминатор работает следующим образом.

Блок частотно-фазового сравнения 1 служит для сравнения частот и фаз входных импульсов и формирования сигнала фазовой ошибки , сигналов индикации режима работы T и P, и сигналов индикации моментов времени, в которые происходит изменение режима работы частотно-фазового дискриминатора (приход двух или нуля импульсов частоты обратной связи между двумя импульсами опорной частоты - сигналы 2/2 или 0/2).

Первый счетчик импульсов 2 служит для подсчета количества импульсов опорной частоты f _оп между двумя соседними импульсами частоты F_оп .

Второй счетчик импульсов 3 служит для перезаписи в него из первого счетчика импульсов 2 начального значения сигнала расширенной фазовой ошибки в момент прихода импульса частоты F_ос и последующего формирования записанного двоичного сигнала на его выходе. Дальнейшая коррекция его выходного сигнала между приходом импульсов F_ос осуществляется по импульсам 2/2 или 0/2, поступающим с четвертого и пятого выходов блока частотно-фазового сравнения 1 соответственно на суммирующий и вычитающий входы второго счетчика импульсов 3.

Импульсы опорной f_оп и контролируемой f_ос частот поступают на вход блока частотно-фазового сравнения 1, осуществляющего подсчет числа импульсов частоты f_ос между двумя импульсами частоты f_оп и в зависимости от результата подсчета изменяющего или сохраняющего один из трех режимов работы: насыщение при f_ос<f_оп (P), насыщение при f_ос>f_оп (T), Режим фазового сравнения при f_осf_оп, в соответствии с алгоритмом работы частотно-фазового дискриминатора. При приходе двух подряд импульсов частоты f _ос между двумя соседними импульсами частоты f_оп происходят следующие изменения в работе частотно-фазового дискриминатора:

а) из режима насыщения при f_ос<f _оп происходит переход в режим фазового сравнения при f _осf_оп;

б) из режима фазового сравнения происходит переход в режим насыщения при f_ос>f _оп;

в) режим насыщения при f_ос >f_оп сохраняется.

При отсутствии импульсов частоты f_ос между двумя соседними импульсами частоты f_оп изменение режима работы происходит в обратном порядке.

В моменты времени, когда происходит изменение режима работы блока частотно-фазового сравнения 1, на его четвертом и пятом выходах формируются соответственно импульсы 0/2 или 2/2.

Сигнал на первом выходе блока частотно-фазового сравнения 1 в режима насыщения при f_ос<f_оп равен 1, в режиме насыщения при f_ос>f_оп - равен 0, а в режиме фазового сравнения - сигналу фазовой ошибки. В режиме фазового сравнения сигнал представляет собой последовательность импульсов, период следования которых равен периоду опорной частоты f_оп , а длительность пропорциональна величине фазового рассогласования импульсов сравниваемых частот f_оп и f_ос .

Сигналы T и P на втором и третьим выходах блока частотно-фазового сравнения 1 формируются при его переходе в режимы насыщения.

В качестве блока частотно-фазового сравнения 1 можно использовать схему частотно-фазовый компаратор (Пат. РФ 2469461, МПК H03D 13/00, 10.12.2012 г.), состоящую из фазового RS-триггер 4, D-триггеры 5, 6, 7 и 8, одновибраторы 9 и 10, схему ИЛИ 11, элемент задержки 12, схемы И 13 и 14, схемы И-НЕ 15 и 16. Входы фазового RS-триггера 4 в устройстве являются синхровходами D-триггера 5 и D-триггера 6 и подключены к клеммам источников контролируемой и опорной частоты. D входы D-триггера 5 и D-триггера 6 подключены соответственно к прямому и инверсному выходу фазового RS-триггера 4. Выходы D-триггера 5 и D-триггера 6 подключены соответственно к входам одновибратора 9 и одновибратора 10. Выход одновибратора 9 подключен к первому входу схемы И 13, к первому входу схемы ИЛИ 11, к входу R D-триггера 5 и является 2/2 выходом частотно-фазового компаратора. Выход одновибратора 10 подключен к второму входу схемы ИЛИ 11, к второму входу схемы И 14, к входу R D-триггера 6 и является 0/2 выходом частотно - фазового компаратора. Выход схемы ИЛИ 11 через элемент задержки 12 подключен к синхровходам блокирующих D-триггеров 7 и 8. D вход блокирующего D-триггера 7 подключен к выходу схемы И 13, второй вход которой подключен к инверсному выходу блокирующего D-триггера 8, вход D которого подключен к выходу схемы И 14, первый вход которой подключен к инверсному выходу блокирующего D-триггера 7. Прямые выходы блокирующих D-триггеров 7 и 8 являются соответственно T и P выходами частотно-фазового компаратора. Инверсный выход блокирующего D-триггера 7 подключен к первому входу схемы И-НЕ второй вход которой подключен к инверсному выходу фазового RS-триггера 4. Выход схемы И-НЕ 15 подключен к первому входу схемы И-НЕ второй вход которой подключен к инверсному выходу блокирующего D-триггера 8 и является выходом частотно - фазового компаратора.

Частотно-фазовый компаратор работает следующим образом.

Компаратор имеет два режима работы: режим сравнения частот и режим сравнения фаз. Причем при сближении частот компаратор автоматически переходит от режима сравнения частот к режиму сравнения фаз. При превышении частоты опорного сигнала над контролируемым обязательно возникает состояние, при котором в промежутке между поступлением на вход двух импульсов контролируемой частоты на вход подаются два импульса опорной частоты. Первый импульс устанавливает инверсный выход фазового RS-триггера 1 в состояние «1» (высокий уровень напряжения), подготовив D-триггера 6 к включению при прохождении второго импульса. Второй импульс устанавливает прямой выход D-триггера 6 в состояние «1». Импульс с прямого выхода D-триггера 6 поступает на вход одновибратора 10, который формирует на выходе импульс требуемой длительности, обеспечивающей надежную работу частотно-фазового компаратора. Импульс с выхода одновибратора 10 одновременно поступает на R вход D-триггера 6 (отключая его), на выход 0/2 частотно-фазового компаратора, на первый вход схемы И 14 и с задержкой , равной времени срабатывания схем И, через схему ИЛИ 11 и элемент задержки 12 на синхровходы D-триггеров 7 и 8. В том случае, если в предшествующий момент времени D-триггер 7 был выключен, то в момент прихода импульса на синхровход D-триггера 8 его D вход уже будет находиться в состоянии «1», т.к. импульс, который поступит с одновибратора 10 через схему И 14, придет на время раньше. В результате прямой выход D-триггера 8 перейдет в состояние «1», выдавая сигнал о превышении частоты опорного сигнала над контролируемой частотой. Инверсный выход D-триггера 8 при этом блокирует работу схемы И-НЕ 16 и на выходе частотно-фазового компаратора также устанавливается состояние «1». Состояние D-триггера 7 при этом остается неизменным, т.к. в момент прихода импульса на его синхровход D вход находится в состоянии «0».

В том случае, если в предшествующий момент времени D-триггер 7 был включен, то в момент прихода импульса на синхровход D-триггера 8 его D вход будет находиться в состоянии «0», т.к. импульс с одновибратора 10 не пройдет через заблокированную инверсным выходом D-триггера 7 схему И 14. В результате прямой выход D- триггера 8 перейдет в состояние «0», а инверсный выход устанавливается в состояние «1» и тем самым разблокирует работу схемы И-НЕ 16. D-триггер 7 при этом переходит в выключенное состояние, т.к. в момент прихода импульса на его синхровход D вход находится в состоянии «0». Компаратор переходит от режима сравнения частот к режиму сравнения фаз. Поскольку при этом на схемы И-НЕ 15 и 16 с инверсных выходов триггеров 7 и 8 подан «разрешающий» сигнал «1», то выход компаратора повторяет состояние инверсного выхода RS-триггера 4. Длительность выходных импульсов пропорциональна фазовому сдвигу сравниваемых частот. При превышении частоты контролируемого сигнала над опорной частотой компаратор работает аналогично, начиная с установки прямого выхода RS-триггера 4 в состояние «1».

Первый счетчик импульсов 2 подсчитывает импульсы опорной частоты f_оп между двумя соседними импульсами частоты F_оп и сбрасывается в ноль при приходе импульса частоты F_оп на вход сброса R. Далее при приходе каждого импульса частоты f_оп на тактовый вход C значение двоичного кода на выходах первого счетчика импульсов 2 увеличивается на единицу, начиная с нулевого значения и до максимального.

В момент прихода импульса частоты F_ос подсчитанное значение в первом счетчике импульсов 2 переписывается во второй счетчик импульсов 3 и сохраняется на его выходе как начальное значение сигнала расширенной фазовой ошибки _p.

На интервале времени между двумя соседними импульсами F_ос корректировка записанного во второй счетчик импульсов 3 по импульсу F_ос сигнала расширенной фазовой ошибки осуществляется по сигналам 0/2 или 2/2, поступающим соответственно с четвертого и пятого выходов блока частотно-фазового сравнения 1 на суммирующий (+1) и вычитающий (-1) входы второго счетчика импульсов 3.

Частотно-фазовый дискриминатор может находиться в трех основных режимах работы: насыщения при f_ос<f_оп, фазового сравнения при f_осf_оп и насыщения при f_ос>f _оп. Переход из режима в режим синхронизирован по импульсам опорной частоты f_оп. В каждом режиме работы осуществляется подсчет числа импульсов контролируемой частоты f_ос между двумя импульсами опорной частоты f_оп.

В любом режиме работы частотно-фазовый дискриминатор позволяет непрерывно определять расширенную фазовую ошибку. С этой целью определяется начальное значение расширенной фазовой ошибки путем подсчета количества импульсов частоты f_оп между импульсом частоты F_оп и импульсом частоты F_ос. Полученное значение сохраняется во втором счетчике импульсов 3. Далее это значение корректируется в моменты прихода двух импульсов одной частоты между двумя соседними импульсами другой частоты.

Таким образом, предлагаемое техническое решение позволяет упростить схемную реализацию частотно-фазового дискриминатора, за счет введения в него блока частотно-фазового сравнения.

Частотно-фазовый дискриминатор, содержащий первый и второй счетчики импульсов, тактовый вход первого счетчика импульсов является вторым входом частотно-фазового дискриминатора, а вход сброса первого счетчика импульсов является третьим входом частотно-фазового дискриминатора, выходы первого счетчика импульсов подключены к информационным входам второго счетчика импульсов, тактовый вход которого является четвертым входом частотно-фазового дискриминатора, а выход - шестым выходом дискриминатора, отличающийся тем, что в него введен блок частотно-фазового сравнения, первый вход которого является первым входом частотно-фазового дискриминатора, а второй вход подключен ко второму входу частотно-фазового дискриминатора, первый, второй, третий выходы блока частотно-фазового сравнения являются соответственно первым, вторым и третьим выходами частотно-фазового дискриминатора, четвертый и пятый выходы блока частотно-фазового сравнения является соответственно четвертым и пятым выходами частотно-фазового дискриминатора и подключены соответственно к входам суммирования и вычитания импульсов второго счетчика импульсов.

РИСУНКИ