Устройство с аналогово-цифровым преобразованием в ячейке фотоприемной матрицы ик диапазона
Устройство относится к усилительно-коммутационной технике в микроэлектронном исполнении и использует в системах приема оптической информации с многоэлементных приемников ИК излучения. Настоящее предложение решает задачу построения фотоприемной матрицы ИК диапазона с аналогово-цифровым преобразованием в ячейке. Основным отличием заявляемого устройства от аналогов является низкая потребляемая мощность, что особенно важно при криогенных рабочих температурах. Применение устройства с аналогово-цифровым преобразованием в непосредственной близости к фотоприемнику, т.е. в самой фотоприемной ячейке, позволяет существенно повысить отношение сигнал-шум на выходе схемы обработки, расширить линейный динамический диапазон и обеспечить лучшую помехозащищенность.
Устройство предназначено для использования в системах приема оптической информации с многоэлементных приемников и ее обработки средствами интегральной микроэлектроники.
Современное развитие микрофотоэлектроники требует поиска новых путей совершенствования схем обработки сигналов многоэлементных фотоприемников ИК диапазона. Применение аналогово-цифрового преобразования (АЦП) в непосредственной близи к фотоприемнику, т.е. в самой фотоприемной ячейке, позволяет существенно повысить отношение сигнал-шум на выходе схемы обработки, расширить линейный динамический диапазон и обеспечить лучшую помехозащищенность.
Известна схема с однобитным АЦП в ячейке [D. Yang, В. Fowler et al. А 640×512 CMOS image sensor with ultrawide dynamic range floating-point pixel-level ADC. IEEE Journal of Solid State Circuits, 34 (12), December 1999], содержащая цепь интегрирования фототока и компаратор напряжения. Ее недостатком является необходимость высокой частоты считывания однобитных подкадров, для получения полного n-битного цифрового кода.
Известна схема с n-битным АЦП в ячейке [S. Kleinfelder et al. А 10,000 frames/s CMOS digital pixel sensor. IEEE Journal of Solid State Circuits, 36 (12), December 2001], содержащая цепь интегрирования фототока, компаратор напряжения, n-битную память с записью двоичного кода от глобального счетчика в момент срабатывания компаратора. Недостатком является малоразрядность цифрового кода (не более 10 бит), что совершенно неприемлемо для фотоприемников ИК диапазона, имеющих фоновую составляющую 95-98% от всего диапазона фотосигнала.
Известна схема формата 320×256 с n-битным АЦП в ячейке [S. Bisotto, A. Peizerat et al. A 25um pitch LWIR staring FPA with pixel-level ADC ROIC achieving 2 mK NETD. Proc. SPIE 7834, Electro-Optical and Infrared Systems: Technology and Applications VII, 78340J (October 27, 2010)], содержащая цепь интегрирования фототока, компаратор напряжения, n-битный бинарный счетчик и n-битную память выходных данных. Отличительной особенностью является высокая разрядность преобразования (15 бит) и широкий линейный динамический диапазон (не менее 90 дБ).
Данная схема, как наиболее близкая к предлагаемому устройству, принята за прототип.
Основным недостатком прототипа является большая потребляемая мощность интегральной схемы считывания, многократно превышающая потребляемую мощность аналоговых схем считывания такого же формата, что является главным ограничением в увеличении формата охлаждаемых фотоприемных матриц.
Техническим результатом предлагаемого устройстваа является снижение мощности, потребляемой ячейкой с аналогово-цифровым преобразованием, что позволяет увеличивать формат охлаждаемой фотоприемной матрицы.
Технический результат достигается за счет того, что заявленное устройство содержит входной транзистор, исток которого соединен с выходом фотодетектора, затвор соединен с шиной напряжения смещения, а сток соединен с истоком первого транзистора подзарядки, сток которого соединен с шиной напряжения подзарядки, а затвор соединен с шиной импульса подзарядки, сток входного транзистора соединен с первой обкладкой интегрирующего конденсатора, вторая обкладка которого соединена с подложкой, а также сток входного транзистора соединен с истоком первого транзистора переноса, сток которого соединен с первой обкладкой первого конденсатора хранения, вторая обкладка которого соединена с подложкой, при этом затвор первого транзистора переноса соединен с первой шиной импульса выборки-хранения, первая обкладка первого конденсатора хранения соединена с истоком второго транзистора переноса, затвор которого соединен со второй шиной импульса выборки-хранения, а сток соединен с первой обкладкой второго конденсатора хранения, вторая обкладка которого соединена с подложкой, при этом первая обкладка второго конденсатора хранения соединена с первым входом компаратора напряжения и с истоком второго транзистора подзарядки, сток которого соединен с шиной напряжения подзарядки, второй вход компаратора соединен с шиной опорного напряжения, а выход компаратора соединен с входом сброса триггера, у которого вход установки соединен с шиной импульса старта интегрирования тока фотоприемника, при этом выход триггера соединен с затвором второго транзистора подзарядки второй емкости хранения, в устройство введена схема счета/считывания на основе n-разрядного сдвигового регистра, информационный вход которого соединен с общим выводом сдвоенного управляющего ключа, а тактовый вход соединен с шиной тактовых импульсов, при этом, в режиме счета, первый вывод управляющего ключа соединяет информационный вход сдвигового регистра с выходом логической схемы ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ, первый вход которой соединен выходом сдвигового регистра, а второй вход соединен с выходом j-го разряда, где j от 1 до (n-1), при этом, вход разрешения сдвигового регистра соединен с выходом триггера, в режиме считывания первый вывод управляющего ключа размыкается, а второй вывод управляющего ключа замыкается и соединяет информационный вход сдвигового регистра с последовательным входом данных фотоприемной ячейки.
Суть заявляемого устройства состоит во введении второго конденсатора для деления накопленного заряда и третьего конденсатора для суммирования заряда, соединенного со входом компаратора и вторым ключом подзарядки, управляемым с выхода асинхронного RS-триггера, подключенного ко входу кольцевого счетчика с двумя переключаемыми режимами работы, устройство иллюстрируется рисунками:
на фиг. 1 приведена блок-схема устройства;
на фиг. 2 приведены временные диаграммы работы устройства.
Устройство работает следующим образом.
Через вход INA течет ток от ИК-фотоприемника в исток входного транзистора 1, затвор которого соединен с шиной смещения 16, а сток подключен к интегрирующему конденсатору 3. Этот конденсатор линейно разряжается фототоком и периодически подключается к шине подзарядки 14 через транзистор 2 с периодом накопления Tint. Этот процесс отображен диаграммой VINT(t) на фиг. 1 При подаче на первую шину переноса 17 первого импульса выборки-хранения с периодом T int, часть накопленного заряда Qint переносится через транзистор 4 в конденсатор деления заряда 5, величина которого в (k-1) раз меньше величины интегрирующего конденсатора, где k - целое число, много большее единицы. Далее, порции поделенного заряда Qint/n, при подаче второго импульса выборки-хранения на вторую шину переноса 18 через транзистор переноса 6 поступают в суммирующий конденсатор 7, равный по величине интегрирующему конденсатору. Момент подзарядки суммирующего конденсатора устанавливается автоматически, за счет перехода компаратора в противоположное логическое состояние при равенстве напряжения суммирующего конденсатора и опорного напряжения VREF на шине 19. Выходной уровень напряжения компаратора подается на вход сброса R асинхронного триггера, предварительно установленного в исходное состояние сигналом начала накопления SET (шина 20). Сигнал TRIG на выходе Q триггера фиксирует изменение логического уровня на выходе компаратора и удерживает суммирующий 7 конденсатор в заряженном состоянии до следующего импульса SET. Временные диаграммы цифровых сигналов TRIG, SET и напряжения на суммирующем конденсаторе в виде ступенчатого сигнала VOUT(t) приведены на фиг. 1. Результатом описанного двухступенчатого накопления, т.е. интегрирования фототока и суммирования поделенного заряда, является увеличение эквивалентного времени накопления ячейки в k раз и, соответственно, увеличение отношения сигнал-шум и динамического диапазона в k½ раз. Кроме того, на выходе триггера устанавливается цифровой сигнал TRIG, являющийся однобитным эквивалентом накопленного сигнала. По сравнению с прототипом, в котором переброс компаратора происходит 2n раз (n-разрядность аналогово-цифрового преобразования) за период кадра, в предлагаемом устройстве переброс компаратора происходит всего один раз за кадр. Следовательно, его быстродействие и потребляемая мощность могут быть многократно снижены.
Для проведения n-битного аналогово-цифрового преобразования накопленного сигнала необходимо выразить длительность его однобитного эквивалента - импульса TRIG в периодах тактового сигнала CLK (шина 21). Для этого используется устройство накопления тактовых импульсов 12, работающее в двух режимах: счета и считывания.
В режиме счета устройство 12 функционирует как стандартный кольцевой счетчик, построенный на базе n-битного сдвигового регистра с обратной связью через первый замкнутый ключ сдвоенного ключа 11 и логический элемент 13 ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ. Максимальное количество кодовых комбинаций такого кольцевого счетчика равно 2n -1, т.е. всего на единицу меньше, чем в двоичном счетчике. Длительность импульса TRIG, поданного на вход разрешения счета EN, определяет количество посчитанных тактовых импульсов CLK, являющееся по сути аналогово-цифровым преобразованием накопленного сигнала.
В режиме считывания устройство 12 функционирует как n-битный сдвиговый регистр, вход которого IN через открытый второй ключ сдвоенного ключа 11 подключен к входу последовательных данных ячейки IND, при этом выход сдвигового регистра OUTn подключен к выходу последовательных данных ячейки OUTD. При топологической интеграции заявляемого устройства в составе матричного устройства считывания (мультиплексора) выход OUTD предыдущей ячейки данного столбца соединяется с входом IND следующей ячейки этого столбца. В результате, для каждого столбца мультиплексора образуется единый сдвиговой регистр считывания последовательных цифровых данных, т.е. имеет место конвейерное считывание. В прототипе для вывода цифровых данных из каждой ячейки используется n-битная шина данных с мощными шинными буферами, что ведет к дополнительному увеличению потребляемой мощности.
В заявляемом устройстве, по сравнению с прототипом, имеется существенное снижение потребляемой мощности, как в процессе аналогово-цифрового преобразования, так и в процессе считывания цифровых данных. Это достигается за счет того, что в отличие от прототипа:
1. Компаратор напряжения в ячейке с аналогово-цифровым преобразованием срабатывает всего один раз за период кадра и, следовательно, снижаются требования к его быстродействию и потребляемой мощности.
2. Вывод цифровых данных из ячейки с аналогово-цифровым преобразованием осуществляется конвейерным способом, без применения мощных шинных буферов.
Устройство с аналогово-цифровым преобразованием в ячейке фотоприемной матрицы ИК диапазона, выполненное на полупроводниковой подложке, содержащее входной транзистор, исток которого соединен с выходом фотодетектора, затвор соединен с шиной напряжения смещения, а сток соединен с истоком первого транзистора подзарядки, сток которого соединен с шиной напряжения подзарядки, а затвор соединен с шиной импульса подзарядки, отличающееся тем, что сток входного транзистора соединен с первой обкладкой интегрирующего конденсатора, вторая обкладка которого соединена с подложкой, а также сток входного транзистора соединен с истоком первого транзистора переноса, сток которого соединен с первой обкладкой первого конденсатора хранения, вторая обкладка которого соединена с подложкой, при этом затвор первого транзистора переноса соединен с первой шиной импульса выборки-хранения, первая обкладка первого конденсатора хранения соединена с истоком второго транзистора переноса, затвор которого соединен со второй шиной импульса выборки-хранения, а сток соединен с первой обкладкой второго конденсатора хранения, вторая обкладка которого соединена с подложкой, при этом первая обкладка второго конденсатора хранения соединена с первым входом компаратора напряжения и с истоком второго транзистора подзарядки, сток которого соединен с шиной напряжения подзарядки, второй вход компаратора соединен с шиной опорного напряжения, а выход компаратора соединен с входом сброса триггера, у которого вход установки соединен с шиной импульса старта интегрирования тока фотоприемника, при этом выход триггера соединен с затвором второго транзистора подзарядки второй емкости хранения, в устройство введена схема счета/считывания на основе n-разрядного сдвигового регистра, информационный вход которого соединен с общим выводом сдвоенного управляющего ключа, а тактовый вход соединен с шиной тактовых импульсов, при этом, в режиме счета, первый вывод управляющего ключа соединяет информационный вход сдвигового регистра с выходом логической схемы ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ, первый вход которой соединен выходом сдвигового регистра, а второй вход соединен с выходом j-го разряда, где j от 1 до (n-1), при этом, вход разрешения сдвигового регистра соединен с выходом триггера, в режиме считывания первый вывод управляющего ключа размыкается, а второй вывод управляющего ключа замыкается и соединяет информационный вход сдвигового регистра с последовательным входом данных фотоприемной ячейки.
