Дискриминатор устройства тактовой синхронизации

Полезная модель относится к области радиотехники и может быть использована в устройствах тактовой синхронизации систем связи для работы с комплексными отсчетами, которые применяются при приеме сигналов с четырехфазной манипуляцией и квадратурно-амплитудной модуляцией. Технический результат заключается в повышении помехоустойчивости устройства и расширение его функциональных возможностей. Дискриминатор устройства тактовой синхронизации содержит два дискретизатора (1, 2), два квадратора (3, 4), сумматор (5), перемножитель (7), счетчик (6), постоянное запоминающее устройство (8) и накопитель отсчетов (9). 2 ил.

Полезная модель относится к области радиотехники и может быть использована в устройствах тактовой синхронизации систем связи для работы с комплексными отсчетами, которые применяются при приеме сигналов с четырехфазной манипуляцией и квадратурно-амплитудной модуляцией.

Известно устройство [1], в котором в состав дискриминатора входит решающая схема. Это приводит к ухудшению его помехоустойчивости, поскольку всякое ошибочное решение приводит к искажению выходного сигнала дискриминатора, что эквивалентно воздействию на устройство дополнительных импульсных помех.

За прототип полезной модели выбрано устройство, описанное в [2] как наиболее близкое к нему по технической сущности.

Функциональная схема устройства-прототипа представлена на фиг.1, где введены следующие обозначения:

1 - дискретизатор (аналого-цифровой преобразователь);

3, 4 - первый и второй квадраторы;

9 - накопитель отсчетов;

10 - распределитель опережающих, промежуточных и задержанных отсчетов;

14, 15 и 16 - первый, второй и третий блоки вычитания;

11, 12 и 13 - первый, второй и третий элементы задержки.

Устройство-прототип содержит последовательно соединенные дискретизатор 1, накопитель отсчетов 9 и распределитель опережающих, промежуточных и задержанных отсчетов 10, выходы которого соединены соответственно с входами первого 11, второго 12 и третьего 13 элементов задержки; при этом выходы первого 11 и второго 12 элементов задержки соединены с соответствующими входами первого блока вычитания 14, выход которого через первый квадратор 3 соединен с первым входом третьего блока вычитания 16; также выходы второго 12 и третьего 13 элементов задержки соединены соответственно с первым и вторым входами второго блока вычитания 15, выход которого через второй квадратор 4 соединен со вторым входом третьего блока вычитания 16, выход которого является выходом устройства.

Устройство-прототип работает следующим образом.

Отфильтрованный сигнал x(t) поступает с выхода канального фильтра на вход дискретизатора 1, который производит отсчеты с повышенной тактовой частотой kF_c, где F_c - частота следования символов, k - целое число, определяющее точность синхронизации.

В накопителе отсчетов 9 происходит суммирование m последовательных отсчетов. Через распределитель 10 опережающие, промежуточные и задержанные суммарные отсчеты поступают соответственно на первый 11, второй 12 и третий 13 элементы задержки, которые приводят их к одному моменту времени. С помощью первого 14 и второго 15 блоков вычитания вычисляются разности, которые после возведения в квадрат в блоках 3, 4 поступают на соответствующие входы третьего блока вычитания 16, на выходе которого и формируется дискриминационная функция.

Основным недостатком устройства-прототипа является невысокая помехоустойчивость, так как применение накопителя оказывается малоэффективным. Действительно, в нем суммируются m отсчетов, это эквивалентно полосе фильтрации F_ck/m. В примере из описания прототипа m/k=0,75, что соответствует полосе ~1,3F_c. Это сопоставимо с полосой канального фильтра, которую обычно выбирают ~1,4F_c. Кроме того, устройство может работать только с действительными отсчетами.

Решаемой технической задачей полезной модели является подавление шумов на выходе дискриминатора за счет уменьшения полосы фильтрации, и введение второго канала для приема квадратурного сигнала.

Техническим результатом является повышение помехоустойчивости устройства и расширение функциональных возможностей.

Для решения поставленной задачи, в известное устройство, содержащее первый дискретизатор, первый вход которого является первым сигнальным входом устройства, два квадратора и накопитель отсчетов, согласно полезной модели, дополнительно введены второй дискретизатор, первый вход которого является вторым сигнальным входом устройства; последовательно соединенные сумматор и перемножитель, выход которого соединен с входом накопителя отсчетов, выход которого является выходом устройства; последовательно соединенные счетчик и постоянное запоминающее устройство, выход которого соединен со вторым, опорным входом перемножителя; при этом, первый дискретизатор через первый квадратор соединен с первым входом сумматора, второй дискретизатор через второй квадратор соединен со вторым входом сумматора, вход счетчика, соединенный со вторыми входами первого и второго дискретизаторов, является синхронизирующим входом устройства.

Функциональная схема заявляемой полезной модели представлена на фиг.2, где введены следующие обозначения:

1, 2 - первый и второй дискретизаторы (аналого-цифровой преобразователь),

3, 4 - первый и второй квадраторы,

5 - сумматор,

6 - счетчик,

7 - перемножитель,

8 - ПЗУ,

9 - накопитель отсчетов.

Заявляемое устройство содержит последовательно соединенные первый дискретизатор 1, первый вход которого является первым сигнальным входом устройства, и первый квадратор 3, выход которого соединен с первым входом сумматора 5; последовательно соединенные второй дискретизатор 2, первый вход которого является вторым сигнальным входом устройства, и второй квадратор 4, выход которого соединен со вторым входом сумматора 5, выход которого соединен с первым входом перемножителя 7; последовательно соединенные счетчик 6 и постоянное запоминающее устройство (ПЗУ) 8, выход которого соединен со вторым, опорным входом перемножителя 7, выход которого соединен со входом накопителя отсчетов 9, выход которого является выходом устройства. При этом, вход счетчика 6, соединенный со вторыми входами первого 1 и второго 2 дискретизаторов, является синхронизирующим входом устройства.

Работа заявляемого устройства происходит следующим образом.

Синфазный и квадратурный сигналы с выходов канальных фильтров поступают соответственно на первые входы первого 1 и второго 2 дискретизаторов, на вторые входы которых подаются тактовые импульсы с синхронизирующего входа устройства. В дискретизаторах 1 и 2 производятся отсчеты с тактовой частотой kF_c , где F_c - частота следования символов, k - целое число, определяющее точность синхронизации.

В первом 3 и втором 4 квадраторах вычисляются значения квадратов отсчетов, которые затем суммируются (объединяются синфазный и квадратурный сигналы) в сумматоре 5, спектр на выходе которого содержит гармонику тактовой частоты следования символов [3].

Счетчик 6 осуществляет суммирование по модулю k тактовых импульсов, а его значение является адресом ПЗУ 8, в котором записан период отсчетов гармоники тактовой частоты, который является опорным сигналом:

где i=0, , k-1;

А - амплитуда (для восьмиразрядного ПЗУ А=127);

ц.ч. - целая часть.

Таким образом, период счетчика 6 равен периоду следования импульсов тактовой частоты.

В блоке 7 производится перемножение отсчетов выходного сигнала сумматора 5 с данными, полученными из ПЗУ 8. Результаты перемножения с выхода блока 7 подаются на накопитель отсчетов 9.

Перемножитель 7 с накопителем отсчетов 9 выполняют функцию коррелятора, на выходе которого формируется сигнал, пропорциональный sin, где - фазовый сдвиг между входным и опорным сигналами.

Повышение помехоустойчивости заявляемого устройства осуществляется за счет того, что в нем есть возможность устанавливать время накопления отсчетов Т_н, которое существенно больше длительности входного информационного символа.

При этом эквивалентная полоса сигнала на выходе устройства будет значительно меньше полосы входного информационного символа (канального фильтра):

благодаря чему достигается уменьшение уровня помех.

Таким образом, при реализации полезной модели повышение помехоустойчивости достигается за счет того, что ошибка дискриминатора формируется путем корреляции квадрата входного и опорного сигналов на интервале времени, превышающем длительность символов.

Кроме того, введение второго канала для приема квадратурного сигнала позволяет использовать полезную модель в устройствах, работающих с комплексными отсчетами, что дает возможность применять эти устройства для приема сигналов с четырехфазной манипуляцией и квадратурно-амплитудной модуляцией.

Реализация блоков заявляемого устройства не вызывает затруднений, т.к. они широко известны из технической литературы.

Счетчик можно реализовать, например, на микросхемах, приведенных в [4]:

- микросхема 564ИЕ10 представляет собой два четырехразрядных счетчика, на которых, в зависимости от числа используемых разрядов, можно построить счетчик по модулю 2^p, где p8;

- микросхема 564ИЕ14 является счетчиком по модулю 16 или 10;

- микросхема К155ИЕ6 - счетчиком по модулю 10.

Перемножитель можно реализовать на микросхемах К561ИП5 или 564ИП5, приведенных в [4]. Они выполняют перемножение двухразрядных чисел. Для увеличения разрядности можно воспользоваться схемами, приведенными на рис.3.120 и рис.3.121 [4].

Также, реализацию счетчика и перемножителя можно осуществить с применением программируемых логических интегральных схем (ПЛИС) [5].

Источники информации:

1. Патент РФ 2314646 C1, H04L 7/02, H04L 27/38, H03D 13/00, Временной дискриминатор устройства тактовой синхронизации.

2. Патент РФ 2231915 С2, H03D 13/00, H04L 7/02. Дифференциальный фазовый дискриминатор символьной синхронизации.

3. Спилкер Дж. Цифровая спутниковая связь. - М.: Связь, 1979. - 592 с.

4. Цифровые интегральные микросхемы: Справочник / М.И.Богданович, И.Н.Грель, В.А.Прохоренко, В.В.Шалимо. - Минск: Беларусь, 1991. - 493 с.

6. ПЛИС фирмы Altera: проектирование устройств обработки сигналов / В.Б.Стешенко. - ДОДЕКА, 2000. - 126 с.

Дискриминатор устройства тактовой синхронизации, содержащий дискретизатор, первый вход которого является первым входом устройства, два квадратора и накопитель отсчетов, отличающийся тем, что в него дополнительно введены второй дискретизатор, первый вход которого является вторым входом устройства; последовательно соединенные сумматор и перемножитель, выход которого соединен с входом накопителя отсчетов, выход которого является выходом устройства; последовательно соединенные счетчик и постоянное запоминающее устройство (ПЗУ), в котором записан период отсчетов гармоники тактовой частоты, являющийся опорным сигналом, причем выход ПЗУ соединен со вторым, опорным входом перемножителя; первый дискретизатор через первый квадратор соединен с первым входом сумматора, второй дискретизатор через второй квадратор соединен со вторым входом сумматора, при этом вход счетчика, соединенный со вторыми входами первого и второго дискретизаторов, является синхронизирующим входом устройства, первый и второй входы которого являются входами для подачи синфазного и квадратурного сигналов.