Устройство для декодирования n-разрядного двоичного сигнала

Устройство декодирования n-разрядного двоичного сигнала предназначено для радиотехнических систем передачи дискретных сообщений, работающих с двоичными сигналами. Оно содержит ограничитель, стробирующее устройство, регистр сдвига, перемножители импульсных сигналов, постоянное запоминающее устройство, мультиплексор и сумматор. Выход ограничителя соединен со входом стробирующего устройства, выход которого соединен со входом регистра сдвига, выходы которого, в свою очередь, соединены со входами перемножителей импульсных сигналов, противоположные входы которых соединены с выходами постоянного запоминающего устройства, а выходы соединены со входами мультиплексора, выход которого соединен со входом сумматора. В известных системах при декодировании двоичных сигналов каждый символ двоичного сигнала стробируется N числом коротких импульсов. На каждом тактовом интервале информация, записанная в оперативном запоминающем устройстве и постоянном запоминающем устройстве, считывается. Выходные импульсы ПЗУ и ОЗУ после прохождения их через демультиплексор перемножаются в перемножителе импульсных сигналов. Для достижения максимальной вероятности правильного приема сигнала необходимо обеспечение высоких тактовых частот, которые напрямую связаны с количеством отсчетов на один элемент кодовой последовательности. Устройство декодирования позволяет снизить максимальную тактовую частоту считывания информации с оперативного запоминающего устройства без изменения временных параметров обработки сигналов. 1 Н.п.ф., илл.1.

Полезная модель относится к области информационных технологий и предназначена для использования в радиотехнических системах передачи дискретных сообщений, работающих с двоичными сигналами.

Наиболее близким техническим решением, принятым за прототип, является цифровое устройство для декодирования n-разрядного двоичного сигнала, содержащее ограничитель, оперативное запоминающее устройство, постоянное запоминающее устройство, перемножитель импульсных сигналов и сумматор (см. патент РФ RU 85773 от 16.04.2009).

В стробирующем устройстве каждый символ двоичного сигнала стробируется N числом коротких импульсов. На каждом тактовом интервале информация, записанная в оперативном запоминающем устройстве и постоянном запоминающем устройстве, считывается. Ожидаемая кодовая комбинация записывается в постоянное запоминающее устройство заранее. Выходные импульсы ПЗУ и ОЗУ после прохождения их через демультиплексор перемножаются в перемножителе импульсных сигналов. При совпадении знаков символов на выходе перемножителя формируется единичный отсчет положительной полярности, а при их несовпадении - отрицательной полярности. Сумматор в каждом тактовом интервале определяет алгебраическую сумму отсчетов, которая в дальнейшем сравнивается с пороговым уровнем для принятия решения о правильном приеме n-разрядной кодовой комбинации.

Недостатком прототипа является необходимость обеспечения высоких тактовых частот, которые напрямую связаны с количеством отсчетов на один элемент кодовой последовательности. Для достижения максимальной вероятности правильного приема сигнала количество отсчетов необходимо увеличивать, что приводит к увеличению скорости считывания информации с ОЗУ и работы схемы сравнения.

Технический результат состоит в снижении максимальной тактовой частоты считывания информации с оперативного запоминающего устройства без изменения временных параметров обработки сигналов за счет разделения кодовых последовательностей, записанных в ПЗУ и ОЗУ, на блоки, и параллельного поблочного перемножения их в нескольких перемножителях импульсных сигналов.

Технический результат достигается тем, что устройство для декодирования n-разрядного двоичного сигнала, содержащее ограничитель, регистр сдвига, перемножители импульсных сигналов по количеству блоков кодовых последовательностей, постоянное запоминающее устройство и сумматор, снабжено схемой стробирования и мультиплексором, при этом выход ограничителя соединяется со входом стробирующего устройства, выход которого соединяется со входом регистра сдвига, выходы которого соединяются со входами перемножителей импульсных сигналов, противоположные входы которых соединяются с выходами постоянного запоминающего устройства, а выходы соединяются со входом сумматора через мультиплексор.

На фиг.1 представлена структурная схема устройства декодирования n-разрядного двоичного сигнала, которое включает ограничитель 1, стробирующее устройство 2, в качестве которого может использоваться микросхема 561КТ3, регистр сдвига 3, перемножители импульсных сигналов 4, в качестве которых могут использоваться микросхемы 564ЛП2, постоянное запоминающее устройство 5, мультиплексор 6, сумматор 7, в качестве которого может использоваться реверсивный счетчик 564ИЕ11.

Выход ограничителя 1 соединяется со входом стробирующего устройства 2, выход которого соединяется со входом регистра сдвига 3, выходы которого, в свою очередь, соединяются со входами перемножителей импульсных сигналов 4, противоположные входы которых соединяются свыходами постоянного запоминающего устройства 5, а выходы соединяются со входами мультиплексора 6, выход которого соединяется со входом сумматора 7.

В стробирующем устройстве, в качестве которого может использоваться микросхема 564КТ3, к одному входу которой подается прямоугольный импульс с выхода ограничителя, к другому входу - стробирующие импульсы извне с тактовой частотой f₁, выход соединяется со входом регистра сдвига, каждый символ двоичного сигнала стробируется N числом коротких импульсов, в результате, каждый символ будет представлен N единичными отсчетами разного знака.

Отсчеты сигнала, полученные в результате стробирования, с тактовой частотой f₁, равной

где С - скорость передачи двоичной информации, бит/с, записываются в ячейки регистра сдвига и преобразуются в последовательность параллельных импульсов.

На каждом тактовом интервале, равном 1/f₁, при n количестве разрядов и m количестве блоков кодовых последовательностей, с тактовой частотой f₂

считывается информация, записанная в ячейках регистра сдвига. Частота считывания благодаря разделению кодовых последовательностей на блоки снижается в m раз. При Nm частота считывания снижается минимум в N раз.

Одновременно информация, записанная в постоянном запоминающем устройстве, считывается с тактовой частотой f₃

т.е., при N=m, практически, с той же частотой, что и f₂.

Ожидаемая кодовая комбинация записывается в постоянное запоминающее устройство заранее.

Выходные импульсы постоянного запоминающего устройства 5 и регистра сдвига 3 перемножаются поблочно в перемножителях импульсных сигналов 4. При совпадении знаков символов на выходе каждого перемножителя формируется единичный отсчет положительной полярности, а при их несовпадении - отрицательной полярности. Формируемые отсчеты поступают на входы мультиплексора 6, в котором параллельный двоичный код преобразуется в последовательный. Сумматор 7 в каждом тактовом интервале определяет алгебраическую сумму отсчетов, которая в дальнейшем сравнивается с пороговым уровнем для принятия решения о правильном приеме n-разрядной кодовой комбинации.

Из-за случайного характера временного положения строб - импульсов относительно начала и конца импульса, имеет место некоторая потеря амплитуды сигнала при его декодировании. Средняя величина относительных потерь амплитуды сигнала оценивается по формуле

где U_m - амплитуда сигнала, а U_m - потери амплитуды сигнала.

В частности, для того, чтобы средняя величина относительных потерь амплитуды не превышала 5%, число отсчетов на символ должно быть не менее 10.

Таким образом, разделение кодовых последовательностей на блоки и параллельное поблочное перемножение их в перемножителях импульсных сигналов не влияет на достоверность приема двоичного сигнала, которая близка к максимальной величине, наблюдаемой при точном совпадении строб - импульса с моментом окончания символа. Положительный результат достигается благодаря снижению в m раз максимальной тактовой частоты считывания информации с оперативного запоминающего устройства без изменения временных параметров обработки сигналов по сравнению с прототипом.

Основные элементы предлагаемого устройства реализуются на экономичных микросхемах КМОП-структуры 564 серии: перемножители сигналов на микросхемах 564ЛП2, мультиплексор - 564КП1, в качестве сумматора используется реверсивный счетчик 564ИЕ11, регистр сдвига - 564ПР1, постоянное запоминающее устройство. В качестве стробирующего устройства используется микросхема 564КГ3, к одному входу которой подается прямоугольный импульс с выхода ограничителя, к другому входу - стробирующие импульсы из вне с тактовой частотой f ₁, выход соединяется со входом регистра сдвига. Ограничитель собран на базе операционного усилителя с большим коэффициентом усиления.

Устройство декодирования n-разрядного двоичного сигнала используется в радиотехнических системах передачи дискретных сообщений, работающих с двоичными сигналами. Предлагаемое устройство декодирования работает без стартовой части сигнала и не требует синхронизации.

Результатом использования полезной модели является снижение максимальной тактовой частоты считывания информации с оперативного запоминающего устройства без изменения временных параметров обработки сигналов за счет разделения кодовых последовательностей, записанных в ПЗУ и ОЗУ, на блоки, и параллельного поблочного перемножения их в нескольких перемножителях импульсных сигналов.

1. Устройство для декодирования n-разрядного двоичного сигнала, содержащее ограничитель, оперативное запоминающее устройство, постоянное запоминающее устройство, перемножитель импульсных сигналов и сумматор, отличающееся тем, что оно снабжено стробирующим устройством и мультиплексором, при этом выход ограничителя соединяется со входом стробирующего устройства, выход которого соединяется со входом регистра сдвига, выходы которого соединяются со входами перемножителей импульсных сигналов, противоположные входы которых соединяются с выходами постоянного запоминающего устройства, а выходы соединяются со входом сумматора через мультиплексор.

2. Устройство по п.1, отличающееся тем, что в качестве регистра сдвига использован преобразователь последовательного кода в параллельный 564ПР1.